Verilog HDL

Verilog HDL

University

13 Qs

quiz-placeholder

Similar activities

VÌ MẠNG XÃ HỘI BÌNH YÊN

VÌ MẠNG XÃ HỘI BÌNH YÊN

1st Grade - University

10 Qs

C2 QUY TRÌNH  NGHIÊN CỨU THỐNG KÊ

C2 QUY TRÌNH NGHIÊN CỨU THỐNG KÊ

University

10 Qs

BIỂN BÁO AN TOÀN GIAO THÔNG

BIỂN BÁO AN TOÀN GIAO THÔNG

1st Grade - University

15 Qs

Báo lá cải

Báo lá cải

University

9 Qs

Học phần 08 - Phòng tránh lừa đảo trên Internet

Học phần 08 - Phòng tránh lừa đảo trên Internet

KG - Professional Development

8 Qs

BÀI 1 - CHẾ ĐỘ SINH HOẠT, HỌC TẬP, CÔNG TÁC TRONG TUẦN

BÀI 1 - CHẾ ĐỘ SINH HOẠT, HỌC TẬP, CÔNG TÁC TRONG TUẦN

University

10 Qs

TMDT

TMDT

University

10 Qs

Câu hỏi chung - hoạt động khởi động

Câu hỏi chung - hoạt động khởi động

KG - Professional Development

10 Qs

Verilog HDL

Verilog HDL

Assessment

Quiz

Other

University

Medium

Created by

Lương Hoàng

Used 27+ times

FREE Resource

13 questions

Show all answers

1.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Ngôn ngữ đặc tả phần cứng:

Là một ngôn ngữ lập trình.

Là đầu vào của các công cụ tổng hợp.

Phụ thuộc vào công nghệ chế tạo

Tất cả đều đúng.

2.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Chọn phát biểu đúng khi nói về ngôn ngữ Verilog HDL

Verilog HDL còn được gọi là VHDL

Tên biến trong Verilog có thể được khai báo bắt đầu bằng kí tự số

Verilog không phân biệt chữ hoa và chữ thường

Tất cả đều sai

3.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Những cách nào sau đây có thể sử dụng để đánh dấu chú thích trong Verilog:

I. Sử dụng một “Double-slash” (//) để chú thích một dòng II. Sử dụng nhiều “Double-slash” để chú thích cho nhiều dòng

III. Sử dụng “Block-comment” /* */ để chú thích cho một dòng

IV. Sử dụng “Block-comment” /* */ để chú thích cho nhiều dòng

I và II

I và IV

II và IV

Tất cả các cách đều đúng

4.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Khi mô tả một mạch phức tạp (vài ngàn cổng/flip flop) ta nên sử dụng mô hình nào?

Mô hình cấu trúc

Mô hình RTL

Mô hình hành vi

Tất cả các mô hình trên

5.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Một module thiết kế theo mô hình cấu trúc có thể có:

Phép gán assign

Phát biểu always.

Phát biểu lặp generate.

Tất cả các câu trên đều sai.

6.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Trong ngôn ngữ Verilog, khi khai báo các ngõ vào/ra (port) phải đáp ứng yêu cầu nào sau đây:

Phải xác định chiều của port.

Các từ khóa để khai báo chiều của port trong Verilog gồm có input hoặc output.

Với các port kích thước lớn 1, có thể sử dụng kiểu vector hoặc array để khai báo.

Bắt buộc phải khai báo ngõ ra trước khi khai báo ngõ vào.

7.

MULTIPLE CHOICE QUESTION

30 sec • 1 pt

Trong các mô hình cấu trúc, RTL, hành vi thì mô hình nào luôn luôn khả tổng hợp:

Cấu trúc

RTL

Hành vi

Tất cả các mô hình trên.

Create a free account and access millions of resources

Create resources
Host any resource
Get auto-graded reports
or continue with
Microsoft
Apple
Others
By signing up, you agree to our Terms of Service & Privacy Policy
Already have an account?