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WorksheetsSistemi DAC - ADC
Total questions: 20
Worksheet time: 3600secs
In un circuito Sample & Hold conviene che il tempo di acquisizione e di decadimento siano:
Entrambi il più possibile elevati
Entrambi il più possibile ridotti
Rispettivamente ridotto ed elevato
Rispettivamente elevato e ridotto
Il DAC a resistori pesati presenta l’inconveniente di:
Richiedere una tensione di riferimento molto precisa
Richiedere un numero di resistori molto elevato
Richiedere resistori precisi e di valore molto differenziato
Dissipare sui resistori una potenza piuttosto elevata
Il DAC a scala R-2R invertita presenta aspetti migliorativi rispetto a quello a scala R-2R perché:
Richiede resistori meno precisi
Richiede un numero minore di resistori
Consente di ottenere risoluzioni maggiori
In corrispondenza delle commutazioni dei bit di ingresso le correnti in gioco vengono solo deviate
I DAC integrati qualificati come multiplying converter sono caratterizzati dal fatto che:
Forniscono in uscita un segnale proporzionale al prodotto del dato digitale per il valore di Vref, che deve essere stabile
Forniscono in uscita un segnale proporzionale al prodotto del dato digitale per il valore di Vref, che può variare
Moltiplicano il segnale di uscita per un fattore dipendente da un amplificatore esterno
Moltiplicano il dato digitale in ingresso per un fattore dipendente da un segnale digitale di controllo
Considerando il tempo di conversione degli ADC, le tecniche che offrono prestazioni migliori sono, in ordine:
Ad approssimazioni successive, a rampa digitale, ad integrazione
A rampa digitale, ad approssimazioni successive, ad integrazione
A comparatori, ad approssimazioni successive, ad integrazione
A comparatori, ad integrazione, ad approssimazioni successive
Il tempo di conversione per un ADC ad approssimazioni successive ad n bit dipende:
Dalla frequenza del clock
Dal valore del segnale analogico da convertire
Dalla frequenza del clock e dal valore del segnale analogico da convertire
Dalla durata dell’impulso di inizio conversione
Il tempo di conversione di un ADC a doppia rampa ad n bit dipende:
Dalla frequenza del clock
Dal valore della tensione di riferimento
Dalla frequenza del clock e dal valore del segnale analogico da convertire
Dal grado di precisione che si vuole ottenere
Gli elementi che compongono un DAC a resistori pesati sono:
Una rete di resistenze e un operazionale
Una rete di resistenze a scalare, una tensione di riferimento e un operazionale
Un convertitore corrente-tensione, una rete di resistenze a scalare, un set di interruttori analogici e una tensione di riferimento
Un operazionale, una rete di resistenze a scalare, un set di interruttori analogici e una tensione di riferimento
Un DAC R-2R con quattro bit di ingresso utilizza per la realizzazione della rete di resistenze:
Due resistenze di valore diverso
Quattro resistenze di valore diverso
Due resistenze
Otto resistenze di valore diverso
La risoluzione di un DAC a quattro bit è:
La minima variazione della grandezza di ingresso
La minima variazione della grandezza di uscita
Pari al valore di fondo scala Vfs del convertitore
Pari a Vrfs/8
Per generare con un DAC in corrente una tensione è necessario collegare all’uscita del DAC:
Un resistore, indipendentemente dall’ampiezza della tensione di uscita e dalla capacità del carico
Un convertitore frequenza-tensione
Un convertitore corrente-tensione con Amp. Op. per ampie oscillazioni del segnale di uscita e della capacità di carico
Nessuna risposta valida
Un ADC a doppia rampa è composto dai seguenti blocchi circuitali:
Un integratore e un rivelatore di zero
Un integratore, un deviatore elettronico, un contatore, un rivelatore di zero e una logica di controllo
Un SAR, un DAC e un comparatore che confronta l’ingresso del DAC con l’uscita digitale
Nessuna risposta valida
Un ADC flash a 4 bit utilizza:
16 resistori e 16 comparatorii
16 resistori e 15 comparatori
15 resistori e 16 comparatori
non si può stabilire se non si conosce il valore di fondo scala
Il microcontrollore ATMega328 contiene:
Un DAC con generatori di corrente a scalare a 10 bit con sample & hold per minimizzare gli errori di conversione generati da rapidi cambiamenti del segnale di ingresso
Un DAC R-2R a 6 canali di ingressoa 10 bit multipexati con sample & hold per minimizzare gli errori di conversione generati da rapidi cambiamenti dei segnali di ingresso
Un ADC integratore a 10 bit
Un ADC ad approssimazioni successive a 6 canali di ingresso a 8 bit multipexati con sample & hold per minimizzare gli errori di conversione generati da rapidi cambiamenti dei segnali di ingresso
Nessuna delle precedenti risposte
Il registro ADCSRA del microcontrollore ATMega328 contiene:
Il bit di ENABLE
La selezione della tensione di riferimento da utilizzare per la conversione
Il bit di selezione del Sample & Hold
La selezione del canale da convertire
In un DAC l’errore di linearità:
esprime la massima deviazione della curva di trasferimento reale da quella ideale
Esprime la massima variazione dell’ampiezza della fascia di valori analogici corrispondente ad un dato valore digitale rispetto alla ampiezza teorica
Corrisponde alla differenza di pendenza fra la curva di trasferimento ideale e quella reale
Nessuna risposta valida
Dato un DAC la seguente curva caratteristica:
Vout = (4.4S3+2.2S2+1.1S1+0.55S0+0.8) V
presenta un errore prevalente di guadagno e di offset
presenta un errore prevalente di offset
presenta un errore prevalente di linearità e offset
presenta un errore prevalente di instabilità
In un processo di conversione A/D un sample & hold è necessario quando la variazione del segnale durante il tempo di conversione:
è inferiore alla risoluzione del convertitore
supera anche di poco la risoluzione del convertitore
è molto più grande della risoluzione del convertitore
coincide con la risoluzione del convertitore
In un ADC ad approssimazioni successive a 10 bit il numero dei codici generati dal SAR è:
1024
10
512
non si può stabilire se non si conosce il valore di fondo scala
Un DAC a 8 bit con valore di fondo scala di 10 V presenta una risoluzione di:
1.25%
125%
3.9%
0.039%
