cykl odczytu do pamięci dynamicznej

cykl zapisu do pamięci dynamicznej

cykl zapisu do pamięci EEPROM FLASH

cykl odczytu do pamięci EEPROM FLASH

Posiada wbudowany generator adresów do pamięci RAM wspierający segmentację pamięci danych

Posiada zestaw instrukcji z równoległymi operacjami matematycznymi oraz sprawną realizacją pętli licznikowych

równolegle mnożenie z akumulacją, wykonywanie w jednym cyklu pozwalające na realizację różnych operacji.: np splotu

posiada wewnętrzny koprocesor oraz pamięć splecioną dla jednoczesnych operacji wykonywanych przez CPU i układy we/wy

operacji skalowania danych

Adresowania pośredniego wewnętrznej pamięci danych

Wspomagają Akumulator procesora w operacjach logicznych i stałoprzecinkowych operacjach arytmetycznych

Blokowego kopiowania danych w trybie mikrokontroler

cykl zapisu do pamięci EEPRO FLASH

cykl odczytu do pamięci EEPROM FLASH

cykl zapisu do pamięci statycznej

cykl odczytu do pamięci statycznej

Równoległej jednostki logicznej (PLU)

Rejestrów pomocniczych odwzorowanych w wewnętrznej pamięci RAM

Równoległej mnożarki arytmetycznej 32b oraz rejestru skalującego

Bloku rejestrów ogólnego przeznaczenia AX, BX, CX, DX

Przerwanie sprzętowe zawsze poprzedzane jest przerwaniem programowym zw wzg. na podobny mechanizm odwołania do wektora przerwań.

Nie obsługuje przerwań zanurzonych, rejestry rdzenia pamiętane są na stosie 1-poziomowym

Przerwania programowe są obsługiwane bezpośrednio przez CPU z pominięciem jednostki AIC

Ośmiopoziomowy (0-7) system przerwań współdzielnych zapewniający poprzez maskowanie możliwość zmian domyślnych parametrów

Posiada 32-bit CPU typu RISK oraz model zgodny z architekturą Harvard

obsługuje następujące wyjątki: IRQ, FIQ, UNDEFINED, SWI, które są nadrzędne wzg. programu głównego

Pracuje w trybach ARM lub Thumb, w których rozkazy zakodowane są na 32 bitach, dostępna jest pełna lista rozkazów oraz mogą przyjmować większą liczbę parametrów

Wykonywanie programu odbywa się w potoku 5 stopniowym. Znaczy to tyle że podczas jednego cyklu zegarowego jednocześnie wykonywane są cztery czynności wykonywanej bieżącej instrukcji cykl pobierania rozkazu, dodawanie rozkazu, wykonywanie rozkazu, zwiększanie licznika rozkazu.

procesor CISC zbudowany w architekturze równoległej (Harvard)

procesor RISC zbudowany w architekturze szeregowej (von Neumann)

procesor CISC zbudowany w architekturze szeregowej (von Neumann)

procesor RISC zbudowany w architekturze równoległej (Harvard)

przesunięcie logiczne, arytmetyczne oraz rotacje użytego w rozkazie operandu

wykonuje przesunięcie logiczne, arytmetyczne oraz rotacje użytego w rozkazie operandu

umożliwia skalowanie wartości przesunięcia (offsetu) w rozkazach przesłań

służy do skalowania obu argumentów w rozkazach arytmetycznych i logicznych

1010 0000 0000 0000

0010 0000 0000 0000

0100 0000 0000 0000

1100 0000 0000 0000

układy czasowo-licznikowe (Timers, Counters)

porty szeregowe (UART, USART, SPI, I2C, CAN..)

przetwornik A/C

Reset systemu, dzielenie przez zero błędny kod rozkazu

Posiada rejestr stanu CPSR i 6 rejestrów pomocniczych SPSR dla wyjątków obsługiwanych przez rdzeń. Rejestry SPSR nie są dostępne w trybie USER

Podwójny bufor magistrali adresowej umożliwiający schemat dostępu do pamięci Read-Modify-Write

Posiada równoległą mnożarkę 32x32 wykonującą operacje na liczbach U2

Rejestry ogólnego przeznaczenia podzielone są na dwie grupy po 16 rejestrów od R0 do R15, w których R15 pełni funkcje PC a R14 funkcje LR

R0-R15, ALU, FPU

Pamięć wbudowaną o organizacji macierzowej, ACC i ALU

Moduły L, S, M, D

ACC, rejestr skalujący, mnożarkę równoległą oraz pamięć wbudowaną

miejsce w pamięci programu gdzie znajduje się rozkaz skoku do innego miejsca w pamięci programu gdzie jest zlokalizowana procedura programu

tablica zawierająca adresy źródeł przerwań maskowalnych i niemaskowalnych

tablica zawierająca adresy źródeł przerwań sprzętowych oraz programowych

tablica przerwań umieszczona w alokacji pamięci zdefiniowanej przez programistę służącą do nawiązania adresy przerwania z jego obsługą

faza EXECUTE - wykonywanie operacji arytmetycznej lub logicznej z jednoczesnym zapisem wyniku do rejestru lub pamięci

rozkaz zaczyna się od fazy FETCH - pobranie instrukcji, w której wystawiany jest adres z PC do pamięci (CODE) przez bufor MBR

faza READ - odczyt argumentów instrukcji z rejestrów procesora lub z pamięci, wykonywana jest w jednym kroku po którym aktualizowany jest licznik rozkazów PC w celu wykonania skoku do dalszej części programu

faza DECODE - dekodowanie obrazu binarnego instrukcji polega na pobraniu do akumulatora pierwszego bajtu instrukcji (KOD). Procesor w tym momencie dekoduje rozkaz i określa dalszy ciąg czynności (kroków)

Stosownie szybkich pamięci do dostępie podwójnym

Grupowanie instrukcji i oznaczeniu ich wzajemnych relacji już na etapie kompilacji programu

Stosowanie dodatkowych szyn obejściowych pełniących rolę pamięci dynamicznej

Wykonywanie wielu rozgałęzień programu do czasu sprawdzenia warunku rozgałęzienia

wzrost wydajności zależy od szybszego trybu pracy i ograniczony jest czasem używania takiego trybu pracy+1

wzrost wydajności rośnie wraz z nową generacją procesorów

wzrost wydajności zależy od głębokości potoku

wzrost wydajności jest funkcją stosunku częstotliwości pracy rdzenia (rdzeni) do strat mocy

Control dependences

Data hazards +

True data dependences

Control hazard

Antidependence+1

Output dependence

Control dependence

True data Dependence

mikrokontrolery ARM Cortex-M4+1

mikrokontrolera SAM7 z rdzeniem ARM 9

mikrokontrolera SAM7 z rdzeniem ARM 7

mikrokontrolery ARM Cortex-A0

Faza EXECUTE - wykonanie operacji arytmetycznej lub logicznej z jednoczesnym zapisem wyniku do rejestru lub pamięci

Rozkaz zaczyna się od fazy FETCH - pobieranie instrukcji, w której wstawiany jest adres z PC do pamięci (CODE) przez bufor MBR

Faza READ - odczyt argumentów instrukcji z rejestrów procesora lub pamięci, wykonania jest w jednym kroku po którym aktualizowany jest licznik rozkazów PC w celu wykonania skoku dalszej części programu

Faza DECODE - dekodowanie obrazu binarnego instrukcji polega na pobraniu do akumulatora pierwszego bajtu instrukcji (KOD), Procesor w tym momencie dokonuje rozkaz i określa dalszy ciąg czynności (kroków).

True Data Dependence

Control dependence

Output dependence

Antidependence

Przesunięcia logiczne, arytmetyczne oraz rotacje użytego w rozkazie operandu

Wykonuje przesunięcia logiczne, arytmetyczne oraz rotacje użytego w rozkazie operandu

Umożliwia skalowanie wartości przesunięcia (offsetu) w rozkazach przesłań

Służy do skalowania obu argumentów w rozkazach arytmetycznych i logicznych

Każde odwołanie do wirtualnego adresu pamięci powoduje jego przetłumaczenie na adres fizyczny za pomocą adresu logicznego

Mechanizm stronicowania występuje w trybie rzeczywistym i chronionym, obsługiwany jest za pomocą jednostki stronicującej "paging unit"

Inicjacja stronicowania polega na ustawieniu bitu PG w rejestrze CR0

Rozmiar i numer strony zakodowany jest w adresie logicznym, strona zapisywana jest w nieobsadzonym 4kB obszarze pamięci dysponowanej.