WorksheetsSW_CEZ_2025_First20
Total questions: 20
Worksheet time: 10mins
Przypisanie wartości tej samej zmiennej w kilku blokach always spowoduje
uzyskanie poprawnie działającego układu tylko w przypadku wykorzystania przypisań ciągłych wewnątrz bloku always
konflikt
uzyskanie poprawnie działającego układu
Układ który wykonuje przekazywanie danych z jednego źródła do kilku odbiorników, wybieranych w zależności od sygnałów sterujących to:
multiplekser
demultiplekser
koder
Komputery jednopłytowe:
kompensują wady mikroprocesorów w odniesieniu do małej liczby urządzeń peryferyjnych
nie mają możliwości wykorzystywania systemów operacyjnych ogólnego przeznaczenia
zawsze zapewniają wymagania dla systemów wbudowanych ochronie przeboru mocy, ciężaru i gabarytów
Narzędzia syntezy określają sygnał synchronizacji przerzutnika jako:
sygnał, którego nie ma się na liście czułości
sygnał, który znajduje się na liście czułości, ale nie znajduje się w wyrażeniach warunkowych instrukcji if bloku always
każdy sygnał, który znajduje się na liście czułości
Poniższy schemat prezentuje (RFA- reduced full adder, CLG - carry lookahead generator):
Carry Select Adder
Carry Lookahead Adder
Ripple Carry Adder
Procesor, który podczas wykonywania każdej instrukcji zmienia stan tylko jeden raz to:
procesor wielocyklowy
procesor potokowy
procesor jednocyklowy
Poniżej układ opisany w języku Verilog to:
zredukowany pełny sumator (reduced full adder)
półsumator (half adder)
pełny sumator (full adder)
Jakich symboli nie wykorzystuje się w sieci działań ASM?
trójkątów
prostokątów
rombów
Komórka LUT (Look-Up Table):
służy do podawania sygnału sprzężenia zwrotnego do matrycy połączeń
wykonuje identyczne operacje jak makrokomórka CPLD
to generator logiczny umożliwiający stworzenie dowolnej funkcji logicznej kilku zmiennych
Poniższy schemat przedstawia:
Zatrzask D
Zatrzask SR
Przerzutnik D
Filtry FIR to inaczej filtry:
minimalizujące
uśredniające
maksymalizujące
Poniższy układ opisany w języku Verilog to:
timer
licznik rewersyjny
rejestr przesuwny
Automat o poniższej strukturze to:
Automat Moore'a (klasy B)
Automat klasy C
Automat Mealy'ego (klasy A)
Zapis always @(*) w Verilogu oznacza, że:
lista wrażliwości procesu always jest pusta
proces always nie będzie wrażliwy na zmianę żadnych sygnałów
proces always będzie wrażliwy na zmianę wszystkich sygnałów
Lista czułości w Verilogu określa:
Lista czułości w Verilogu określa:
sygnały przy których zmianie będzie wykonywany blok always
wejścia i wyjścia modułu
Opóźnienie pamięci wbudowanej (w układzie FPGA) jest równe zazwyczaj:
2 cykle zegara
1 cykl zegara
3 cykle zegara
We współczesnych układach FPGA
elementy logiczne są połączone w bloki
każdy element logiczny ma własny dedykowany element wejścia-wyjścia
wykorzystuje się makrokomórki
Poniższy kod w języku Verilog opisuje:
jednoportową pamięć RAM z wyjściami typu old data
pamięć ROM
rzeczywistą dwuportową pamięć RAM z wyjściami typu new data
Układ, który przekształca kod binarny w kod one-hot (1 z n) to:
koder
dekoder
multiplekser
Co nie jest cechą mikrokontrolera?
obecność układów peryferyjnych wbudowanych w jego strukturę
bardzo duża moc obliczeniowa
obecność układów czasowych wbudowanych w jego strukturę
