wayground logo

Free Printable Worksheets

Font size

S
M
L
XL
Worksheets

KTS final

Total questions: 124

Worksheet time: 1hrs 2mins

Name
Class
Date
1.

Bộ ghép kênh thực hiện chức năng gì?

a)

Ghép đồng thời một lối vào với một hoặc nhiều lối ra

b)

Ghép một lối vào với một lối ra

c)

Ghép nhiều lối vào với nhiều lối ra

d)

Ghép đồng thời một hoặc nhiều lối vào với một lối ra

2.

Hệ tổ hợp có 2^n ngõ vào và n ngõ ra là

a)

Bộ phân kênh

b)

Bộ hợp kênh

c)

Bộ giải mã

d)

Bộ mã hóa

3.

Một bộ cộng toàn phần có bao nhiêu đầu vào và đầu ra

a)

Ba đầu vào, hai đầu ra

b)

Ba đầu vào, ba đầu ra

c)

Hai đầu vào, ba đầu ra

d)

Hai đầu vào, hai đầu ra

4.

Cần bao nhiêu cổng NAND để biểu diễn 1 cổng NOT?

a)

2

b)

3

c)

1

5.

Mạch nào sau đây chỉ có 1 ngõ ra?

a)

Mạch mã hóa

b)

Mạch giải mã

c)

Mạch ghép kênh

d)

Mạch phân kênh

6.

Số bít yêu cầu để biểu diễn một số thập phân 4 chữ số trong mã BCD là:

a)

12

b)

4

c)

16

d)

18

7.

Hàm logic XOR đúng khi

a)

Hai đầu vào khác nhau

b)

Hai đầu vào đều bằng 1

c)

Hai đầu vào đều bằng 0

d)

Cả 3 đáp án trên

8.

Để thực hiện cộng các số nhiều bit bằng các bộ cộng đầy đủ song song thì giá trị đầu vào Cin của bộ cộng cho bit có trọng số nhỏ nhất (LSB) phải bằng?

a)

Không xác định

b)

Tùy ý

c)

1

d)

0

9.

Một bảng chân lý có 6 đầu vào 1 bit thì có bao nhiêu tổ hợp đầu vào có thể?

a)

128

b)

6

c)

64

d)

32

10.

Mạch ghép kênh (multiplexer) có 8 ngõ vào dữ liệu thì tín hiệu chọn kênh có tối thiểu bao nhiêu bit?

a)

3

b)

2

c)

4

d)

5

11.

Để thực hiện phép so sánh bằng thì sử dụng cổng nào?

a)

NOR

b)

AND

c)

XOR

12.

Một bộ cộng đầy đủ có thể được tạo ra từ

a)

Hai bộ cộng bán phần và hai cổng AND

b)

Hai bộ cộng bán phần và hai cổng OR

c)

Một bộ cộng bán phần và hai cổng OR

d)

Hai bộ cộng bán phần và một cổng OR

13.

Bộ cộng song song n bit gồm bao nhiêu bộ cộng toàn phần

a)

n-1

b)

n

c)

1

d)

2^

14.

Biết rằng 1 mạch logic có số đầu vào nhiều hơn số đầu ra thì mạch logic đó có thể là?

a)

Bộ ghép kênh

b)

Bộ giải mã

c)

Bộ tách kênh

d)

Bộ cộng bán phần

15.

Hàm XNOR được biểu diễn bởi biểu thức sau đây:

a)

A'B+AB'

b)

AB(A'+B')

c)

(A'+B')(A+B)

d)

A'B'+AB

16.

Số bit cần thiết để biểu diễn một số thập phân trong khoảng 0 đến 9999 dưới dạng mã BCD8421:

a)

16

b)

8

c)

12

17.

Số bit tối thiểu được dùng để biểu diễn một số âm trong khoảng từ -1 đến -9 dùng số bù 2 là:

a)

6

b)

5

c)

3

18.

Mạch tổ hợp có thể được dùng để thực hiện các chức năng sau, NGOẠI TRỪ:

a)

Bộ ghép kênh

b)

Bộ cộng nhị phân

c)

Bộ mã hóa

d)

Bộ đếm

19.

Trong biểu thức logic, phép toán nào có độ ưu tiên cao nhất?

a)

AND

b)

OR

c)

NOT

20.

Cần bao nhiêu bộ MUX 2-1 để thành lập 1 bộ MUX 32-1?

a)

7

b)

63

c)

31

d)

15

21.

Để thành lập một bộ ghép kênh 8-1 cần tối thiểu bao nhiêu bộ ghép kênh 2-1 tạo thành?

a)
7
b)
8
c)
5
d)
6
22.

Mạch tuần tự là mạch mà đầu ra phụ thuộc vào:

a)

Đầu vào hiện tại

b)

Đầu ra trước đó

c)

Đồng hồ hệ thống

d)

Cả đầu vào hiện tại và trạng thái của mạch

23.

Một mạch chốt S-R các ngõ vào tích cực mức thấp được tạo thành bởi 2 cổng

a)

XNOR

b)

XOR

c)

NOR

d)

NAND

24.

Mạch đếm đồng bộ khác mạch đếm không đồng bộ ở điểm nào?

a)

Đầu ra Q đưa vào đầu vào xung clock của FF tiếp theo

b)

Đầu ra Q đưa vào đầu vào JK của FF tiếp theo

c)

Sử dụng chung xung clock

d)

Đầu ra Q' đưa vào đầu vào xung clock của FF tiếp theo

25.

Một mạch chốt SR đầu vào tích cực mức thấp có đầu vào S=0, R=1 thì mạch chốt ở trạng thái nào?

a)

Invalid

b)

RESET

c)

No Change

d)

SET

26.

Một mạch chốt SR đầu vào tích cực mức cao có đầu vào S=0, R=1 thì mạch chốt ở trạng thái nào?

a)

Invalid

b)

No change

c)

SET

d)

Reset

27.

Đầu ra Q của D-FF hiện tại đang là mức 1. Nếu muốn đầu ra tiếp theo là mức 0 tại sườn kích thích của xung clock thì đầu vào D phải là?

a)

D = 1

b)

D=x

c)

D=0

d)

D giữ nguyên giá trị

28.

Trạng thái ngõ ra SET của mạch chốt S-R các ngõ vào tích cực mức cao xảy ra khi:

a)

S = 1; R = 1

b)

S = 1; R = 0

c)

S = 0; R = 0

d)

S = 0; R =

29.

Trạng thái ngõ ra không xác định của mạch chốt S-R các ngõ vào tích cực mức thấp xảy ra khi:

a)

S=1; R=1

b)

S=0; R=1

c)

S=0; R=0

d)

S=1; R=0

30.

Để thêm tín hiệu Enable EN vào mạch chốt SR tích cực mức cao thì cần thêm 2 cổng gì?

a)

AND

b)

NOT

c)

OR

d)

NAND

31.

Ngõ vào CLR và PRE hoạt động như thế nào?

a)

RESET và SET Flip-flop tại sườn lên

b)

RESET và SET Flip-flop tại sườn xuống

c)

Không phụ thuộc vào xung clock

d)

RESET và SET Flip-flop tại sườn lên hay sườn xuống phụ thuộc vào loại Flip-flop

32.

Để chắc chắn đầu ra Q của JK Filp-flop là 1 thì trạng thái của Flip-flop là?

a)

No change

b)

SET

c)

RESET

d)

Toogle

33.

Mạch đếm không đồng bộ là mạch:

a)

Không đổi trạng thái

b)

Không dùng xung clock

c)

Mỗi FF dùng cùng 1 xung clock

d)

Mỗi FF có 1 xung clock riêng

34.

Flip-Flop thường có mấy đầu ra?

a)

2

b)

3

c)

1

d)

Không cố

35.

Flip-Flop D hoạt động như:

a)

Mạch chốt trạng thái SR

b)

Mạch giữ mức logic đầu ra không đổi

c)

Chuyển trạng thái D vào Q

d)

Bộ nhớ 2 bit

36.

Flip-Flop JK có đặc tính:

a)

Cho phép trạng thái toggle nếu J = K = 1

b)

Là dạng cải tiến của D Flip-flop

c)

Không xác định khi J = K = 1

d)

Giống Flip-Flop RS

37.

Mạch chốt SR ngõ vào tích cực mức cao sử dụng 2 cổng nào?

a)

NAND

b)

NOR

c)

XNOR

d)

XOR

38.

Một flip-flop JK với các ngõ vào J = K = 1, và ngõ vào clock là một sóng vuông 10 kHz. Ngõ ra Q sẽ là:

a)

duy trì mức cao

b)

duy trì mức thấp

c)

một sóng vuông 5 kHz

d)

một sóng vuông 10 kHz

39.

Flip-Flop khác với Latch ở điểm nào?

a)

Có đầu ra Q duy nhất

b)

Hoạt động theo xung đồng hồ

c)

Không có đầu vào

d)

Hoạt động theo mức tín hiệu

40.

Với một JK Flip-flop, trạng thái hiện tại của đầu ra đang là 1, nếu muốn trạng thái kế tiếp của đầu ra là 0 tại sườn kích thích của xung clock thì đầu vào J-K phải là?

a)

J=x,K=1

b)

J=x,K=0

c)

J=1,K=x

d)

J=,K=x

41.

Flip-Flop JK có trạng thái không xác định khi:

a)

J=0;K=0

b)

Không có trạng thái không xác định

c)

Khi xung đầu vào bị nhiễu

d)

J=1, K=1

42.

Mạch đếm không đồng bộ 3 FF, tín hiệu xung clock được đưa vào:

a)

Không sử dụng xung clock

b)

Cả 3 FF

c)

Chỉ FF đầu tiên

d)

FF thứ 2

43.

Một mạch đếm 2-bit có chu trình 00, 01, 11, 10, 00… và xung sóng ngõ vào clock của tất cả các flip-flop cùng tần số được gọi là:

a)

Mạch đếm đồng bộ

b)

Mạch đếm giảm

c)

Mạch đếm không đồng bộ

d)

Mạch đếm

44.

Tại thời điểm kích thích của xung clock, trạng thái ngõ ra Q của flip-flop JK chuyển từ mức thấp lên mức cao khi:

a)

J = x; K = 0

b)

J = x; K = 1

c)

J = 1; K = x

d)

J = 1; K = x

45.

Với một JK Flip-flop, trạng thái hiện tại của đầu ra đang là 0, nếu muốn trạng thái kế tiếp của đầu ra là 1 tại sườn kích thích của xung clock thì đầu vào J-K phải là?

a)

J=1,K=x

b)

J=x,K=1

c)

J=0,K=x

d)

J=,K=0

46.

T Flip-flop là 1 loại Flip-flop có tác dụng đảo đầu ra Q khi T=1 và giữ nguyên Q khi T=0.

T Flip-flop có thể chế tạo bằng cách nào?

a)

Dùng D FF có T = D&Q'

b)

Dùng D FF có T = D&Q

c)

Không có đáp án đúng

d)

Dùng FF JK có nối T=J=K

47.

Tại thời điểm kích thích của xung clock, trạng thái ngõ ra không đảo của flip-flop D giữ nguyên mức thấp hoặc mức cao khi:

a)

D giữ nguyên trạng thái

b)

D chuyển từ 0 lên 1

c)

D đảo trạng thái

d)

D chuyển từ 1 về

48.

Bộ đếm mod-6 (đếm từ 0 đến 5) yêu cầu bao nhiêu FF?

a)

4

b)

3

c)

6

d)

2

49.

Một bộ đếm nhị phân 5 bit nối tiếp thì tần số tại ngõ ra của bit có trọng số lớn nhất so với tần số xung nhip

a)

nhỏ hơn 8 lần

b)

nhỏ hơn 16 lần

c)

nhỏ hơn 32 lần

d)

nhỏ hơn lần

50.

Với một JK Flip-flop, trạng thái hiện tại của đầu ra đang là 0, nếu muốn trạng thái kế tiếp của đầu ra vẫn là 0 tại sườn kích thích của xung clock thì đầu vào J-K phải là?

a)

J=x,K=1

b)

J=0,K=x

c)

J=1,K=x

d)

J=x,K=0

51.

Mạch chốt SR có thể bị rối loạn nếu:

a)

Clock không đều

b)

Một đầu vào ở mức 0

c)

Sử dụng NAND thay cho cổng NOR

d)

Cả hai đầu vào ở mức 1

52.

Bộ đếm mod-N (đếm từ 0 đến N-1) được thiết kế từ bộ đếm nhị phân bằng cách

a)

Sử dụng tín hiệu PRESET khi đạt trạng thái N-1

b)

Gắn mạch CLEAR khi đạt trạng thái N-1

c)

Gắn mạch CLEAR khi đạt trạng thái N

d)

ử dụng tín hiệu PRESET khi đạt trạng thái N

53.

Flip-Flop D hoạt động như

a)

Chuyển trạng thái D vào Q

b)

Mạch giữ mức logic đầu ra không đổi

c)

Bộ nhớ 2 bit

d)

Mạch chốt trạng thái SR

54.

Trạng thái ngõ ra SET của mạch chốt S-R mức cao xảy ra khi

a)

S=0, R=1

b)

S=0, R=0

c)

S=1, R=0

d)

S=1, R=1

55.

Flip-Flop JK có đặc tính

a)

Giống Flip-Flop RS

b)

Không xác định khi J=K=1

c)

Là dạng cải tiến của D-FF

d)

Cho phép trạng thái toggle nếu J=K=1

56.

Để thêm tín hiệu Enable EN vào mạch chốt SR mức thấp cần thêm 2 cổng gì?

a)

OR

b)

AND

c)

NAND

d)

NOT

57.

Một latch SR mức cao, S=0, R=1 → trạng thái nào?

a)

RESET

b)

SET

c)

Invalid

d)

Not

58.

Mạch chốt JK khác SR ở trạng thái nào?

a)

RESET

b)

No change

c)

Toggle

59.

Latch SR mức cao, đang S=1, R=0; sau đó S=0, R=0 → Q thế nào?

a)

Giữ nguyên trạng thái cũ

b)

HIGH

c)

Không xác định

60.

Để biến đổi SR Flip-Flop thành D Flip-Flop cần thêm cổng gì?

a)

XOR

b)

AND

c)

OR

d)

NOT

61.

Mạch đếm đồng bộ khác không đồng bộ ở điểm nào?

a)

Đầu ra Q nối tới đầu vào JK FF tiếp theo

b)

Sử dụng chung xung clock

c)

Đầu ra Q nối vào xung clock FF tiếp theo

d)

Đầu ra Q’ nối vào xung clock FF tiếp theo

62.

SR latch mức thấp, S=0, R=1 → trạng thái nào?

a)

SET

b)

No change

c)

Invalid

63.

SR latch mức thấp được tạo bởi 2 cổng:

a)

XOR

b)

XNOR

c)

NAND

d)

NOR

64.

Để chắc chắn Q=1 của JK FF thì trạng thái FF là:

a)

Toggle

b)

SET

c)

RESET

d)

NO CHANGE

65.

Thêm EN vào latch SR mức cao cần 2 cổng gì?

a)

OR

b)

NOT

c)

AND

d)

NAND

66.

Flip-Flop khác Latch ở điểm nào?

a)

Có đầu ra Q duy nhất

b)

Hoạt động theo xung clock

c)

Không có đầu vào

d)

Hoạt động theo mức tín hiệu

67.

Latch SR mức cao dùng 2 cổng nào?

a)

XOR

b)

XNOR

c)

NAND

d)

NOR

68.

Bộ đếm mod-6 yêu cầu bao nhiêu FF?

a)

4

b)

2

c)

6

d)

3

69.

Thiết kế bộ đếm mod-13 không đồng bộ (Q3Q2Q1Q0), nối vào NAND để CLEAR:

a)

Q2, Q1, Q0

b)

Q3, Q1, Q0

c)

Q3, Q2, Q0

d)

Q3, Q2,

70.

D-FF giữ nguyên Q khi nào?

a)

D chuyển 1→0

b)

D giữ nguyên

c)

D đảo trạng thái

d)

D chuyển 0 về 1

71.

Chọn câu sai. Một hệ logic tổ hợp có thể được biểu diễn bởi:

a)

Chỉ cổng NAND

b)

Chỉ cổng NOR

c)

Tổ hợp các cổng AND, OR và NOT

d)

Cổng XOR hoặc XNOR

72.

Một cổng OR có thể được thay thế bởi:

 

a)

Dùng hai cổng XOR

b)

Dùng hai cổng NOR

c)

Dùng hai cổng AND

d)

Dùng hai cổng

73.

Biểu thức lối ra của một mạch OR-AND có một cổng OR 3 lối vào A, B, C và một cổng OR 3 lối vào D, E, F là:

a)

ABCDEF

b)

ABC+DEF

c)

(A+B+C)(D+E+F)

d)

A+B+C+D+E+F

74.

Dạng chính tắc 2 của biểu diễn hàm logic là?

a)

SOS

b)

POP

c)

POS

d)

SOP

75.

DẠNG CHÍNH TẮC 1 CỦA HÀM BIỂU DIỄN LOGIC LÀ

a)

SOS

b)

POP

c)

POS

d)

SOP

76.

Theo bạn mạch biến đổi mã nhị phân sang Gray có thể sử dụng cổng nào?

a)

NAND

b)

XOR

c)

NOR

d)

XNOR

77.

Một hàm logic f có 3 đầu vào là A. B, C và có maxterm M3 và minterm m5 nghĩa là ứng với giá trị đầu vào nào của ABC làm f=0?

a)

101

b)

001

c)

110

d)

011

78.

Dạng chính tắc SOP (Sum of Products) là:

a)

Một biểu thức không chuẩn hóa

b)

Tích các tổng

c)

Tổng các tích

d)

Tổng các tích chứa tất cả biến đầu vào ở mỗi số hạng

79.

Hàm F(A,B)=A′B+AB tương đương với:

a)

A

b)

A+B

c)

A XOR B

d)

B

80.

Hàm logic có bảng chân trị gồm các giá trị F = [0, 1, 1, 1] cho 2 biến (A, B) có dạng SOP chính tắc là:

a)

A'B'+AB′+A′B

b)

AB+AB′+A′B

c)

A′B′+A′B+AB′

d)

A+

81.

Hàm F(A,B,C)=∑m(1,3,5,7). Dạng SOP chính tắc là:

a)

ABC+A′BC+A′B′C+ABC'

b)

A′B′C+A′BC+AB′C+ABC

c)

A′B′C+A′BC+AB′C+A'B'C'

d)

A′B′C′+A′BC+AB′C+ABC

82.

Một bảng Karnaugh cho 4 biến thì có bao nhiêu ô?

a)

32

b)

16

c)

8

d)

4

83.

Số các số 1 trong 1 nhóm trong Bìa Karnaugh có thể là số nào sau đây?

a)

3

b)

2

c)

1

d)

5

84.

Hai cột hoặc hàng được coi là lân cận (kế cận) khi nào?

a)

Khác nhau 1 bit

b)

Tất cả đáp án đều đúng

c)

Đứng cạnh nhau

d)

Kế cận theo đường chéo

85.

 A   B   C   D       f

 1   0    0    0     0

 1   0    0    1     1

 1   0    1    0     0

1   0    1    1      1

1   1    0    0      0

1   1    0    1      1

1   1    1    0      1

1   1    1    1      0

Xác định các minterm cho hàm logic f(A, B, C, D) trên.

a)

2,4,6,7

b)

0,1,4,5

c)

1,3,5,7

d)

1,3,5,6

86.

Nếu trong bìa Karnaugh có ký tự x thì có thể được xem là?

a)

Không phải là bit 0 cũng không phải là bit 1

b)

BIT 0

c)

BIT 1

d)

Có thể là bit 0 cũng có thể là bit 1

87.

Một bộ cộng bán phần (Half Adder) bao gồm?

a)

1 cổng XOR, 1 cổng AND

b)

1 cổng XNOR, 1 cổng OR

c)

1 cổng XNOR, 1 cổng AND

d)

1 cổng NAND. 1 cổng OR

88.

Một bộ cộng toàn phần (Full Adder) bao gồm?

a)

1 bộ cộng bán phần (HA) và 1 cổng OR

b)

1 bộ cộng bán phần (HA) và 1 cổng XOR

c)

2 bộ cộng bán phần (HA) và 1 cổng OR

d)

2 bộ cộng bán phần (HA) và 1 cổng AND

89.

Một bộ cộng toàn phần (Full Adder) có bao nhiêu đầu vào, bao nhiêu đầu ra?

a)

2 đầu vào, 2 đầu ra

b)

2 đầu vào, 3 đầu ra

c)

3 đầu vào, 3 đầu ra

d)

3 đầu vào, 2 đầu ra

90.

Bộ cộng nối tiếp n bit có thể được tạo thành từ:

a)

1 bộ cộng toàn phần

b)

2*n bộ cộng toàn phần

c)

n bộ cộng toàn phần

d)

n+1 bộ cộng toàn phần

91.

Với mạch cộng truyền số nhớ (ripple carry adder), trạng thái nhớ (carry status) là diệt trong trường hợp đầu vào nào?

a)

A=0, B=0, Cin=1

b)

A=1, B=1, Cin=0

c)

A=1, B=1, Cin=1

d)

A=0, B=1, Cin=1

92.

Cho một bộ giải mã 2-4, công thức của đầu ra Y0 tích cực mức cao với đầu vào A1A0 là?

a)

A1'A0

b)

A1A0

c)

A1A0'

d)

A1'A0'

93.

Cho một bộ giải mã 2-4 có tín hiệu điều khiển E, công thức của đầu ra Y0 tích cực mức thấpvới đầu vào A1A0 là?

a)

E+A1+A0'

b)

E+A1'+A0

c)

E+A1'+A0'

d)

E(A1+A0)

94.

Thông thường, một bộ phân kênh gồm:

a)

một lối vào dữ liệu, một số lối ra dữ liệu, và một lối vào lựa chọn

b)

một lối vào dữ liệu, một lối ra dữ liệu, và các lối vào lựa chọn

c)

một số lối vào dữ liệu, một lối ra dữ liệu, và các lối vào lựa chọn

d)

một số lối vào dữ liệu, một số lối ra dữ liệu, và các lối vào lựa chọn

95.

Mạch biến đổi mã nhị phân sang Gray sử dụng các cổng nào?

a)

XOR

b)

XNOR

c)

NOR

96.

Một mạch so sánh bằng của 2 số 4 bit nhị phân cần:

a)

4 cổng XNOR và 1 cổng AND 4 ngõ vào

b)

4 cổng XNOR và 1 cổng AND 2 ngõ vào

c)

4 cổng NOR và 1 cổng AND 4 ngõ vào

d)

4 cổng NOR và 1 cổng AND 2 ngõ vào

97.

Hệ tổ hợp có 2n ngõ vào và n ngõ ra thường là

a)

Mạch giải mã

b)

Mạch mã hóa

c)

Mạch ghép kênh

d)

Mạch phân kênh

98.

Biểu thức lối ra của một mạch AND-OR có một cổng AND 3 lối vào A, B, C và một cổng AND 3 lối vào D, E, F là:

a)

ABC+DEF

b)

ABCDEF

c)

A+B+C+D+E+F

d)

 

(A+B+C).(D+E+F)

99.

Chọn đáp án sai. Mọi biểu thức logic có thể được thực hiện với

a)

Tổ hợp các cổng AND và OR

b)

Chỉ các cổng NAND, hoặc chỉ các cổng NOR

c)

Tổ hợp các cổng NAND và NOR

d)

Tổ hợp các cổng AND, OR và NOT

100.

Thông thường, một bộ hợp kênh (multiplexing) gồm:

a)

một lối vào dữ liệu, một lối ra dữ liệu, và các lối vào lựa chọn

b)

một số lối vào dữ liệu, một số lối ra dữ liệu, và các lối vào lựa chọn

c)

một lối vào dữ liệu, một số lối ra dữ liệu, và một lối vào lựa chọn

d)

một số lối vào dữ liệu, một lối ra dữ liệu, và các lối vào lựa chọn

101.

Cho trước một LED 7 thanh Anode chung. Để hiển thị sô 3 thì giá trị của các thanh a,b,c,d,e,f,g,h là?

a)

1111001

b)

0000110

c)

1110011

d)

0011100

102.

Một bộ tách kênh (DEMUX) thì có bao nhiêu đầu vào?

a)

1 đầu vào duy nhất

b)

1 đầu vào dữ liệu và 1 đầu vào chọn kênh 1 bit

c)

n đầu vào dữ liệu và 1 đầu vào chọn kênh n bit

d)

1 đầu vào dữ liệu và 1 đầu vào chọn kênh n bit

103.

Nếu đầu vào của một bộ cộng đầy đủ (Full Adder) là A=1,  B=0. Cin=1 thi giá trị đầu ra là?

a)

Sum=0, Cout=1

b)

Sum=1, Cout=1

c)

Sum=0, Cout=0

d)

Sum=1, Cout=0

104.

Một mạch chốt S-R các ngõ vào tích cực cao được tạo thành bởi:

a)

Hai cổng NOR

b)

Hai cổng AND

c)

Hai cổng NAND

d)

Hai cổng OR

105.

Một mạch chốt S-R các ngõ vào tích cực cao (cổng NOR) đang có đầu vào S=1 và R=0, thì khi đầu vào S chuyển về 0 thì lối ra Q của mạch chốt S-R sẽ chuyển mức nào:

a)

Không xác định

b)

Vô cùng

c)

Cao

d)

Thấp

106.

Trạng thái ngõ ra không xác định của mạch chốt S-R các ngõ vào tích cực thấp xảy ra khi:

a)

S = 1, R = 0

b)

S = 0, R = 0

c)

S = 1, R = 1

d)

S = 0, R = 1

107.

Trạng thái ngõ ra SET của mạch chốt S-R các ngõ vào tích cực cao xảy ra khi:

a)

S = 1, R = 1

b)

S = 0, R = 0

c)

S = 0, R = 1

d)

S = 1, R = 0

108.

Trạng thái SET ứng với đầu ra Q=?

a)

0

b)

1

c)

x

d)

z

109.

Trạng thái RESET ứng với đầu ra Q=?

a)

0

b)

1

c)

x

d)

z

110.

Một mạch chốt S-R có các ngõ vào tích cực cao ở trạng thái nào khi S=1,R=1?

a)

Trạng thái cấm

b)

RESET

c)

SET

d)

Không thay đổi trạng thái

111.

Phần tử cơ bản trong mạch tuần tự là?

a)

Bộ cộng toàn phần

b)

Bộ ghép kênh

c)

Bộ so sánh

d)

Flip=Flop

112.

Mạch tuần tự có đặc điểm gì?

a)

Đầu ra phụ thuộc vào đầu vào và trạng thái trước đó của đầu ra

b)

Không có khả năng ghi nhớ

c)

Đầu ra chỉ vào trạng thái trước đó của đầu ra

d)

Đầu ra chỉ phụ thuộc vào đầu vào

113.

Nếu đầu ra Q của một mạch chốt SR đầu vào tích cực mức cao đang ở mức 1 thì đầu ra sẽ giữ nguyên mức 1 khi? 

a)

S=0,R=0 hoặc S=1,R=1

b)

S=1,R=1 hoặc S=1,R=0

c)

S=1,R=0 hoặc S=0,R=0

d)

S=1,R=0 hoặc S=0,R=1

114.

Tác dụng của lối vào clock trong một flip-flop là:

a)

luôn làm thay đổi trạng thái logic ngõ ra

b)

xóa hoạt động

c)

thiếp lập mọi hoạt động

d)

xác định thời điểm thay đổi trạng thái lối ra kết hợp với các lối vào điều khiển

115.

Khi gặp đúng tác động điều khiển của xung clock, ngõ ra của một flip-flop J-K đảo trạng thái khi:

a)

J = 1, K = 1

b)

J = 0, K = 1

c)

J = 0, K = 0

d)

J = 1, K = 0

116.

Một flip-flop JK cố định ở mức cao, và lối vào clock là một sóng vuông 10 kHz. Lối ra Q sẽ là:

a)

duy trì mức logic thấp

b)

một sóng vuông 10 kHz

c)

một sóng vuông 5 kHz

d)

một sóng vuông 0 kHz

117.

Khi đầu vào của một JK Flip-flop là J=1, K=1 thì JK Flip-flop ở trạng thái nào tại sườn hoạt động?


a)

Cấm (Invalid)

b)

Xoá (Reset)

c)

Đặt(Set)

d)

Đảo (Toogle)

118.

Trạng thái ngõ ra RESET của Flip-flop J-K khi gặp đúng tác động của xung clock khi:

a)

J = 1, K = 0

b)

J = 1, K = 1

c)

J = 0, K = 0

d)

J = 0, K = 1

119.

Một mạch logic tuần tự mà tất cả các flip-flop đều dùng chung một xung đồng hồ (clock) thì gọi là mạch gì?

a)

Mạch tổ hợp

b)

Mạch đồng bộ

c)

Mạch không đồng bộ

d)

Không có đáp án đúng

120.

Tần số đầu vào của xung clock của một bộ đếm không đồng bộ 4 bit là 1 MHz.

Vậy tần số tại đầu ra tại ngõ ra có trọng số lớn nhất (MSB) là bao nhiêu?

a)

62,5 kHz

b)

1000 kHz

c)

32,5 kHz

d)

5 kHz

121.

Khi đưa xung clock vào bộ đếm không đồng bộ thì xung clock sẽ là?

a)

Tín hiệu điều khiển kích hoạt bit LSB của bộ đếm

b)

Tín hiệu điều khiển kích hoạt tất cả các bit của bộ đếm

c)

Tín hiệu xung clock không ảnh hưởng đến ngõ ra của bộ đếm

d)

Tín hiệu điều khiển kích hoạt bit MSB của bộ đếm

122.

Cho bộ đếm không đồng bộ 4 bit Q3Q2Q1Q0, có các tín hiệu CLR và PRE tích cực mức thấp. Nếu muốn thiết kế bộ đếm 13 (tức là đếm từ 0 -> 12) thì các đầu ra nào được đưa vào cổng NAND trước khi đưa tín hiệu đầu ra của cổng NAND vào ngõ vào CLR?

a)

Q3,Q1,Q0

b)

Q3,Q2,Q1

c)

Q3,Q2,Q0

d)

Q2,Q1,Q0

123.

Một bộ đếm không đồng bộ có tín hiệu clear (xóa) CLR tích cực mức cao. Nếu đầu ra Q của flip-flop của bit có trọng số lớn nhất MSB được nối với CLR của tất cả flip-flop thì bộ đếm sẽ đếm theo chu kỳ nào?

a)

0 -> 8

b)

0 -> 7

c)

0 -> 9

d)

0 -> 15

124.

Chân xóa (CLR) của bộ đếm là tích cực mức thấp. Khi chân CLR được đưa xuống mức LOW (0) thì bộ đếm sẽ?

a)

Tất cả các đầu ra không đảo Q đều ở mức 0

b)

Tất cả các đầu ra đảo Q' đều ở mức 0

c)

Đầu ra sẽ là giá trị ngẫu nhiên giữa giá trị đếm lớn nhất và nhỏ nhất

d)

Bộ đếm vẫn đếm tiếp do đầu ra chỉ phụ thuộc vào xung clock