Isdig_Parcial1

¿Cuál de las siguientes afirmaciones es falsa?

• Los tipos de logic solo pueden ser asignados dentro de los always e inital

• Los datos tipo wire no pueden ser asignados dentro de los always e inital

• Los datos tipo reg no pueden ser conducidos por salidas de primitivas

¿Cuál de estas arquitecturas representa el hardware descrito por el codigo SystemVerilog mostrado?

• Arquitectura respuesta A

• Arquitectura respuesta B

• Arquitectura respuesta C

¿Que valores de a y b no serán posibles cuando aplicamos la aleatorización con randomize?

• a==1'b1 y b==1'b0

• a==1'b1 y b==1'b1

• a==1'b0 y b==1'b1

¿Cuál de estas arquitecturas representa el hardware descrito por el código SystemVerilog mostrado? 

• Arquitectura respuesta D

• Arquitectura respuesta B

• Arquitectura respuesta C

¿Cuando un dato tipo reg es actualizado con su nuevo valor como resultado de una asignación de tipo NON-BLOCKING dentro de un ALWAYS?

• Inmediatamente después de que la asignación ocurre en el proceso (always)

• Cuando todos los procesos se suspenden

• En el próximo tiempo físico de simulación en el futuro

Indicar cual de las siguientes afirmaciones es FALSA.

• El margen de retención es independiente de la frecuencia de reloj del sistema.

• Los path combinacionales entre registros se delimitan en su valor mínimo por el margen de retención.

• Los path combinacionales entre registros se delimitan en su valor máximo por el margen de retención.

Indicar cual de las siguientes afirmaciones es FALSA.

• Los sincronizadores de la señal de reset global sincronizan la activación y desactivación del reset, evitando su coincidencia con el flanco activo del reloj

• Los sincronizadores de la señal de reset global sincronizan la desactivación del reset, evitando su coincidencia con el flanco activo del reloj

• Debemos evitar los efectos de que de la señal de reset asíncrona se desactive en diferentes ciclos de reloj para los diferentes flip-flops de mi sistema, fruto del skew de la señal de reset.

Indica cuál de las siguientes afirmaciones es FALSA:

• El tiempo de hold de un flip-flop puede ser negativo

• El margen de retención no depende de la frecuencia de reloj

• La ventana de captura es la suma de los tiempos de setup y hold menos el skew de reloj

¿Cuando un dato tipo reg es actualizado con su nuevo valor como resultado de un asignación de tipo NON-BLOCKING dentro de un ALWAYS?

• Inmediatamente después de que la asignación ocurre en el proceso (always)

• Cuando todos los procesos se suspenden

• En el próximo tiempo físico de simulación en el futuro

Dadas las  descripciones incluidas, indicad cual de las siguientes  afirmaciones es CIERTA

• LA DESCRIPCIÓN A da error al sintetizar

• LA DESCRIPCIÓN B genera latches al sintetizar

• LA DESCRIPCIÓN C genera latches al sintetizar