L’excepció per accés no alineat a memòria pot ser inhibida a través del camp Interrupt Mask.

Una excepció no pot ser atesa fins que la instrucció en curs hagi finalitzat.

En un sistema amb memòria virtual que té una mida de pàgina fixa, la mida de la taula de pàgines augmentarà tant si s’augmenta la mida de l’espai d’adreçament virtual com si s’augmenta la mida de l’espai d’adreçament físic

Per a una fallada de lectura, una cache d’escriptura immediata sense assignació té el mateix temps de penalització que una cache d’escriptura retardada amb assignació

Un accés a memòria mai canviarà l’estat de la taula de pàgines si es produeix un encert al TLB a una entrada amb el bit de validesa a 1.

Si el bit EXL val 1, les interrupcions seran ignorades.

En un sistema amb memòria virtual, la mida total d’un programa i les seves dades poden excedir la capacitat de la memòria física.

En una memòria cache amb política d’escriptura immediata sense assignació, un accés a la memòria cache pot implicar dos accesos a memòria principal.

En una subrutina, una variable local de tipus enter sempre es guardarà en un registre.

La rutina RSE de tractament d’excepcions del MIPS segueix les regles de l’ABI que s’estableixen per programar les subrutines.

Al MIPS es detecta que un accés a memòria causa una fallada de pàgina consultant el bit V en el TLB.

Una mateixa instrucció pot causar durant la seva execució 2 fallades de pàgina.

La instrucció tlbwr implementa la política de reemplaçament LRU pel TLB.

Si el bit EXL (Exception Level) del registre Status val 1, el processador està en mode sistema i totes les excepcions resten inhibides.

La traducció d’adreces virtuals a físiques en una instrucció "lw" pot arribar a produir fins a quatre excepcions.

En un computador que disposa de memòria virtual amb TLB sempre cal fer dos accessos a memòria principal per cada referència: un a la Taula de Pàgines I l’altre a l’adreça de la referència.

Les fallades de TLB causen una excepció i es tracten per software. No obstant, les fallades de TLB invoquen la rutina TLBmiss, molt més curta d’executar que la rutina d’excepcions genèrica RSE.

El TLB funciona com una memòria cache de la Taula de Pàgines, les etiquetes de la qual consisteixen en el número de pàgina virtual (VPN).

La taula de pàgines es pot modificar quan el bit EXL, del registre Status, val 0.

Després de servir una interrupció, de vegades, tornem a reexecutar la mateixa instrucció durant la qual ha arribat aquesta interrupció.

Podem desactivar les excepcions per overflow posant a 0 el bit corresponent a aquestes excepcions del camp IM del registre Status.

Les interrupcions es gestionen com un tipus concret d’excepció, i permeten al sistema operatiu interaccionar amb els dispositius externs de forma asíncrona.

La instrucció tlbwr escriu una entrada de la taula de pàgines a l’entrada del TLB que resulta d’aplicar un algorisme de reemplaçament RANDOM.

En format de simple precisió IEEE-754 (32 bits), la codificació 0x00F00000 representa un número denormal (no normalitzat).

La suma de números en coma flotant té les propietats commutativa i associativa.

Durant el processament de l’excepció causada per una instrucció syscall, la RSE li suma 4 al registre EPC abans de retornar al programa.

La rutina de tractament de fallades de TLB està optimitzada de manera que no li cal accedir a la Taula de Pàgines.

Quan la CPU detecta una excepció, s’interromp la instrucció en curs per donar pas al tractament de l’excepció.

Quan la CPU rep una petició d'interrupció, s’interromp la instrucció en curs per donar pas al tractament de la interrupció.

Si l’accés a dades d’un store produeix un encert al TLB, però el bit D val 0, llavors es produeix una excepció.

La rutina TLBmiss del processador MIPS copia tots els camps de l'entrada de la taula de pàgines al TLB excepte el bit de presència (bit V del TLB), que es posa sempre a 1.

La instrucció eret posa EXL a zero i copia al PC el contingut d’EPC.