NEW
Font size
Worksheetschương 5
Total questions: 71
Worksheet time: 36mins
5.1. Đối với bộ nhớ ROM, phát biểu nào sau đây là sai:
. Có tất cả 5 loại ROM
. Là loại bộ nhớ khả biến
Là nơi chứa các chương trình hệ thống (BIOS)
. Là nơi chứa các vi chương trình
5.2. Đối với bộ nhớ ROM, phát biểu nào sau đây là đúng:
Có thể dùng điện để xoá PROM
PROM là loại ROM có thể xoá và ghi lại nhiều lần
EPROM là loại ROM có thể xoá và ghi lại nhiều lần
Có thể dùng điện để xoá EPROM
5.3. Đối với bộ nhớ RAM, phát biểu nào sau đây là sai:
. Là loại bộ nhớ không khả biến
. Là nơi lưu giữ thông tin tạm thời
Có hai loại RAM
Là bộ nhớ đọc/ghi tuỳ ý
5.4. Đối với bộ nhớ RAM, phát biểu nào sau đây là đúng:
Là loại bộ nhớ không khả biến
RAM là viết tắt của: Read Access Memory
SRAM được chế tạo từ các tụ điện
. Là nơi lưu giữ thông tin mà máy tính đang xử lý
5.5. Đối với bộ nhớ ROM, phát biểu nào sau đây là đúng:
Được chế tạo từ mạch lật
Được chế tạo từ transistor
Được chế tạo từ diode
Cả b và c
5.6. Đối với bộ nhớ RAM, phát biểu nào sau đây là sai:
DRAM được chế tạo từ mạch lật
DRAM được chế tạo từ tụ điện
SRAM được chế tạo từ mạch lật
SRAM không cần phải làm tươi
5.7. Cho chip nhớ SRAM có dung lượng 64K x 4 bit, phát biểu nào sau đây là đúng:
Các đường địa chỉ là: A0 -> A15
Các đường địa chỉ là: D0 -> D15
Các đường dữ liệu là: A0 -> A3
Các đường dữ liệu là: D1 -> D8
5.8. Cho chip nhớ SRAM có dung lượng 16K x 8 bit, phát biểu nào sau đây là sai:
Có 14 đường địa chỉ
Có 8 đường dữ liệu
Các đường địa chỉ là: A0 -> A13
Các đường địa chỉ là: A0 -> A14
5.9. Cho chip nhớ SRAM có các tín hiệu: A0 -> A13, D0 -> D15 , RD, WE. Phát biểu nào sau đây là sai:
Dung lượng của chip là: 16K x 16 bit
WE là tín hiệu điều khiển ghi dữ liệu
RD là tín hiệu điều khiển ghi dữ liệu
RD là tín hiệu điều khiển đọc dữ liệu
5.10. Cho chip nhớ DRAM có các tín hiệu: A0 -> A7, D0 -> D7 , RD, WE. Phát biểu nào sau đây là đúng:
Dung lượng của chip là: 64K x 8 bit
Dung lượng của chip là: 8K x 8 bit
RD là tín hiệu điều khiển ghi dữ liệu
WE là tín hiệu điều khiển đọc dữ liệu
5.11. Xét về chức năng, hệ thống nhớ máy tính có thể có ở:
Bên trong bộ xử lý, RAM, đĩa từ
Các thanh ghi, bộ nhớ trong, CD-ROM
. Các thanh ghi, ROM, băng từ
Các thanh ghi, bộ nhớ trong, bộ nhớ ngoài
5.12. Đối với hệ thống nhớ máy tính, có thể có các đơn vị truyền như sau:
Theo từ nhớ
Theo khối nhớ
Cả a và b đều đúng
Cả a và b đều sai
5.13. Xét về các phương pháp truy nhập trong hệ thống nhớ, phát biểu nào sau đây là sai:
Truy nhập tuần tự đối với bộ nhớ cache
Truy nhập liên kết đối với bộ nhớ cache
Truy nhập ngẫu nhiên đối với bộ nhớ trong
Truy nhập trực tiếp đối với đĩa từ
5.14. Đối với hệ thống nhớ, có các kiểu vật lý như sau:
Bộ nhớ từ, RAM, bộ nhớ cache
Bộ nhớ bán dẫn, bộ nhớ từ, bộ nhớ cache
Bộ nhớ bán dẫn, bộ nhớ từ, bộ nhớ quang
Bộ nhớ quang, bộ nhớ cache, bộ nhớ từ
5.15. Đối với hệ thống nhớ máy tính, phát biểu nào sau đây không phải là đặc trưng vật lý
Bộ nhớ khả biến
Bộ nhớ không khả biến
Bộ nhớ xoá được
Bộ nhớ chỉ đọc
5.16. Xét sơ đồ phân cấp hệ thống nhớ, phát biểu nào sau đây là sai:
Mức thanh ghi là mức trao đổi nhanh nhất
Mức thanh ghi là mức trao đổi chậm nhất
Mức cache được chia thành hai mức
Mức cache là mức gần thanh ghi nhất
5.17. Xét sơ đồ phân cấp hệ thống nhớ, phát biểu nào sau đây là đúng:
Từ bộ nhớ cache đến bộ nhớ ngoài, tốc độ nhanh dần
Từ thanh ghi đến bộ xử lý, tốc độ tăng dần
Từ bộ nhớ ngoài đến thanh ghi, dung lượng giảm dần
Từ bộ nhớ trong đến bộ nhớ cache, tần suất truy nhập giảm dần
5.18. Cho chip nhớ như hình vẽ, đây là ký hiệu của:
SRAM 4K x 8 bit
DRAM 4 K x 8 bit
SRAM 2K x 8 bit
DRAM 2 K x 8 bit
Cho chip nhớ như hình vẽ, đây là ký hiệu của:
SRAM 8K x 16 bit
. DRAM 8K x 16 bit
SRAM 64M x 16 bit
DRAM 64M x 16 bit
5.20. Đối với bộ nhớ chính (BNC) máy tính, phát biểu nào sau đây là sai:
Chứa các chương trình và dữ liệu dưới dạng thư viện
Về nguyên tắc, người lập trình có thể can thiệp vào toàn bộ BNC
Việc quản lý logic BNC tuỳ thuộc vào từng hệ điều hành
Được đánh địa chỉ trực tiếp bởi bộ xử lý
5.21. Đối với bộ nhớ chính (BNC) máy tính, phát biểu nào sau đây là đúng:
Việc đánh địa chỉ cho BNC tuỳ thuộc vào từng hệ điều hành
BNC do bộ xử lý đánh địa chỉ trực tiếp
. Có những loại máy tính không có BNC
Các ngăn nhớ không tổ chức theo byte
5.22. Đối với bộ nhớ cache, phát biểu nào sau đây là đúng:
Cache có thể được đặt trên cùng chip với CPU
Bộ nhớ chính có tốc độ nhanh hơn cache
. Bộ nhớ cache được đặt giữa bộ nhớ chính và bộ nhớ ngoài
Cache không được đặt trên cùng chip với CPU
5.23. Đối với bộ nhớ cache, phát biểu nào sau đây là đúng:
Bộ nhớ ngoài nhận cả khối dữ liệu từ cache
Truyền dữ liệu giữa CPU và cache theo đơn vị khối nhớ
Truyền dữ liệu giữa CPU và cache theo đơn vị từ nhớ
Khi cần, CPU nhận dữ liệu trực tiếp từ bộ nhớ chính
5.24. Khi CPU truy nhập cache, có hai khả năng sau:
Trượt cache, trúng cache
Sai cache, đúng cache
Trên cache, dưới cache
Trong cache, ngoài cache
5.25. Cache hoạt động nhờ vào nguyên lý:
Nguyên lý hoạt động của máy tính
Nguyên lý điều khiển ghi dữ liệu
Nguyên lý điều khiển đọc dữ liệu
Nguyên lý định vị tham số bộ nhớ
5.26. Trong sự trao đổi giữa cache và bộ nhớ chính, phát biểu nào sau đây là sai:
. Bộ nhớ chính chia thành các block nhớ
Cache chia thành các line nhớ
Bộ nhớ chính chia thành các line nhớ
Kích thước line bằng kích thước block
5.27. Xét bộ nhớ cache, mỗi line được gắn thêm Tag là để:
Xác định block nào của bộ nhớ chính đang ở trong line
Xác định cache có dung lượng bao nhiêu
Xác định line có dung lượng bao nhiêu
Xác định cache có bao nhiêu line
5.28. Xét bộ nhớ cache, có các kỹ thuật ánh xạ địa chỉ sau đây:
Trực tiếp, liên kết hoàn toàn, liên kết tập hợp
Liên kết hoàn toàn, liên kết phụ thuộc, gián tiếp
Liên kết tập hợp, liên kết phần tử, gián tiếp
Trực tiếp, liên kết phần tử, liên kết gián đoạn
5.29. Trong kỹ thuật ánh xạ liên kết hoàn toàn, các trường địa chỉ là:
Tag + Word + Line
Tag + Word
Tag + Line + Word
Tag + Line
5.30. Trong kỹ thuật ánh xạ trực tiếp, các trường địa chỉ là:
Tag + Word + Line
Tag + Word
Tag + Line + Word
Tag + Line
5.31. Trong kỹ thuật ánh xạ liên kết tập hợp, các trường địa chỉ là:
Tag + Word + Set
Tag + Word
Tag + Set + Word
Tag + Set
5.32. Cho máy tính có dung lượng bộ nhớ chính: 128MB, cache: 64KB, line: 8 byte, độ dài ngăn nhớ: 1 byte. Trong trường hợp kỹ thuật ánh xạ trực tiếp, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là:
. 12 + 10 + 5
. 13 + 10 + 4
14 + 11 + 2
14 + 10 + 3
5.33. Cho máy tính có dung lượng bộ nhớ chính: 256MB, cache: 128KB, line: 16 byte, độ dài ngăn nhớ: 2 byte. Trong trường hợp kỹ thuật ánh xạ trực tiếp, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là:
11 + 13 + 3
11 + 14 + 2
12 + 13 + 4
12 + 12 + 3
5.34. Cho máy tính có dung lượng bộ nhớ chính: 512MB, cache: 128KB, line: 64 byte, độ dài ngăn nhớ: 4 byte. Trong trường hợp kỹ thuật ánh xạ trực tiếp, dạng địa chỉ do bộ xử lý phát ra để truy nhập
11 + 11 + 5
12 + 11 + 4
12 + 12 + 3
11 + 12 + 4
5.35. Cho máy tính có dung lượng bộ nhớ chính: 256MB, cache: 64KB, line: 16 byte, độ dài ngăn nhớ: 4 byte. Trong trường hợp kỹ thuật ánh xạ liên kết hoàn toàn, dạng địa chỉ do bộ xử lý phát ra để truy nhập
13 + 11 + 2
12 + 12 + 2
24 + 4
24 + 2
5.36. Cho máy tính có dung lượng bộ nhớ chính: 256MB, cache: 128KB, line: 32 byte, độ dài ngăn nhớ: 4 byte. Trong trường hợp kỹ thuật ánh xạ liên kết hoàn toàn, dạng địa chỉ do bộ xử lý phát ra để truy nhập
13 + 11 + 2
14 + 10 + 2
23 + 3
24 + 2
5.37. Cho máy tính có dung lượng bộ nhớ chính: 128MB, cache: 64KB, line: 16 byte, độ dài ngăn nhớ: 1 byte, set: 4 line. Trong trường hợp kỹ thuật ánh xạ liên kết tập hợp, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là
13 + 10 + 4
13 + 9 + 5
14 + 9 + 4
14 + 10 + 4
5.38. Cho máy tính có dung lượng bộ nhớ chính: 512MB, cache: 128KB, line: 32 byte, độ dài ngăn nhớ: 2 byte, set: 4 line. Trong trường hợp kỹ thuật ánh xạ liên kết tập hợp, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là:
12 + 12 + 4
. 13 + 11 + 4
. 14 + 10 + 4
13 + 9 + 6
5.39. Cho máy tính có dung lượng bộ nhớ chính: 256MB, cache: 128KB, line: 128 byte, độ dài ngăn nhớ: 4 byte, set: 8 line. Trong trường hợp kỹ thuật ánh xạ liên kết tập hợp, dạng địa chỉ do bộ xử lý phát ra để truy nhập cache là:
13 + 8 + 5
13 + 7 + 6
14 + 7 + 5
14 + 8 + 6
5.40. Xét kỹ thuật ánh xạ trực tiếp khi truy nhập cache, thứ tự tìm block trong cache được thực hiện dựa theo các trường trong địa chỉ do CPU phát ra như sau:
Line -> Tag -> Word
Line -> Word -> Tag
Tag -> Line -> Word
Tag -> Word -> Line
5.41. Đối với bộ nhớ cache, xét kỹ thuật ánh xạ liên kết tập hợp, thứ tự tìm block trong cache được thực hiện dựa theo các giá trị trong địa chỉ do CPU phát ra như sau:
Word -> Set -> Tag
Set -> Word -> Tag
Set -> Tag -> Word
Word -> Tag -> Set
5.42. Xét các thuật toán thay thế dữ liệu trong cache, phát biểu nào sau đây là đúng:
Không có thuật toán
ánh xạ trực tiếp không có thuật toán thay thế
Hai ánh xạ liên kết (hoàn toàn và tập hợp) có 4 thuật toán
Cả b và c đều đúng
5.43. Đối với bộ nhớ cache, các thuật toán thay thế dữ liệu là:
Ngẫu nhiên, FIFO, LRU, LFU
Ngẫu nhiên, LIFO, LRU, LFU
Ngẫu nhiên, FIFO, LFU, LTU
Ngẫu nhiên, LIFO, LTU, LVU
5.44. Đối với các phương pháp ghi dữ liệu vào cache, phát biểu nào sau đây là sai:
Write through: ghi đồng thời vào cả cache và bộ nhớ chính
Write back: chỉ ghi vào cache, khi block tương ứng bị thay thế thì mới ghi vào bộ nhớ chính
Cả a và b đều sai
Cả a và b đều đúng
5.45. Đối với các phương pháp ghi dữ liệu vào cache, phát biểu nào sau đây là đúng:
Write back: ghi đồng thời vào cả cache và bộ nhớ chính
Write through: chỉ ghi vào cache, khi block tương ứng bị thay thế thì mới ghi vào bộ nhớ chính
Cả a và b đều không đúng
Cả a và b đều đúng
5.46. Đối với các thuật toán (TT) thay thế dữ liệu trong cache, phát biểu nào sau đây là đúng:
FIFO là TT thay đi block mới nhất trong các block hiện nay
LRU là TT thay đi block có tần suất truy nhập ít nhất
LFU là TT thay đi block truy nhập gần đây ít nhất
Tất cả đều sai
5.47. Đối với các thuật toán (TT) thay thế dữ liệu trong cache, phát biểu nào sau đây là sai:
FIFO là TT thay đi block cũ nhất trong các block hiện nay
FIFO là TT thay đi block có tần suất truy nhập ít nhất
LRU là TT thay đi block truy nhập gần đây ít nhất
Random là TT thay đi block ngẫu nhiên
5.48. Đối với các thuật toán (TT) thay thế dữ liệu trong cache, phát biểu nào sau đây là đúng:
a. LIFO là TT thay đi block cũ nhất trong các block hiện nay
LTU là TT thay đi block có tần suất truy nhập ít nhất
LVU là TT thay đi block truy nhập gần đây ít nhất
Tất cả đều sai
5.49. Đối với các thuật toán (TT) thay thế dữ liệu trong cache, phát biểu nào sau đây là sai:
TT Random cho tỉ lệ cache hit thấp nhất
TT LRU cho tỉ lệ cache hit cao nhất
TT FIFO cho tỉ lệ cache hit cao nhất
TT LFU cho tỉ lệ cache hit tương đối cao
5.50. Hình vẽ dưới đây là sơ đồ kết nối của 2 IC SRAM:
4K x 4 bit để có modul nhớ 8K x 4 bit
8K x 4 bit để có modul nhớ 16K x 4 bit
8K x 4 bit để có modul nhớ 8K x 8 bit
4K x 4 bit để có modul nhớ 4K x 8 bit
5.51. Hình vẽ dưới đây là sơ đồ kết nối
32K x 8 bit để có modul nhớ 32K x 16 bit
16K x 8 bit để có modul nhớ 32K x 8 bit
32K x 4 bit để có modul nhớ 32K x 8 bit
16K x 16 bit để có modul nhớ 32K x 16 bit
5.52. Hình vẽ dưới đây là sơ đồ kết nối của 4 IC SRAM:
32K x 8 bit để có modul nhớ 32K x 16 bit
16K x 4 bit để có modul nhớ 32K x 8 bit
16K x 4 bit để có modul nhớ 16K x 16 bit
32K x 4 bit để có modul nhớ 32K x 16 bit
5.53. Hình vẽ dưới đây là sơ đồ kết nối của 4 IC SRAM:
4K x 4 bit để có modul nhớ 4K x 8 bit
4K x 2 bit để có modul nhớ 4K x 8 bit
8K x 4 bit để có modul nhớ 8K x 8 bit
8K x 2 bit để có modul nhớ 16K x 2 bit
5.54. Hình vẽ dưới là sơ đồ kết nối của 2 IC SRAM:
2K x 4 bit để có modul nhớ 4K x 4 bit
2K x 4 bit để có modul nhớ 4K x 8 bit
2K x 4 bit để có modul nhớ 2K x 8 bit
4K x 4 bit để có modul nhớ 8K x 4 bit
5.55. Hình vẽ dưới là sơ đồ kết nối của 2 IC SRAM:
32K x 8 bit để có modul nhớ 32K x 16 bit
16K x 8 bit để có modul nhớ 32K x 8 bit
32K x 8 bit để có modul nhớ 64K x 16 bit
32K x 8 bit để có modul nhớ 64K x 8 bit
5.56. Hình vẽ dưới là sơ đồ kết nối của 4 IC SRAM:
2K x 8 bit để có modul nhớ 8K x 8 bit
2K x 4 bit để có modul nhớ 8K x 8 bit
1K x 4 bit để có modul nhớ 4K x 4 bit
1K x 4 bit để có modul nhớ 4K x 8 bit
5.57. Hình vẽ dưới là sơ đồ kết nối của 4 IC SRAM:
4K x 8 bit để có modul nhớ 16K x 8 bit
. 8K x 8 bit để có modul nhớ 32K x 8 bit
8K x 8 bit để có modul nhớ 16K x 8 bit
8K x 16 bit để có modul nhớ 16K x 16 bit
5.58. Hình vẽ dưới đây là sơ đồ kết nối 4 IC SRAM:
8K x 4 bit để có modul nhớ 16K x 8 bit
8K x 4 bit để có modul nhớ 16K x 4 bit
8K x 8 bit để có modul nhớ 16K x 8 bit
8K x 8 bit để có modul nhớ 16K x 16 bit
5.59. Hình vẽ dưới đây là sơ đồ kết nối 4 IC SRAM:
4K x 4 bit để có modul nhớ 16K x 8 bit
8K x 8 bit để có modul nhớ 8K x 16 bit
8K x 8 bit để có modul nhớ 16K x 8 bit
4K x 4 bit để có modul nhớ 8K x 8 bit
5.60. Với chip nhớ SRAM có n đường địa chỉ, m đường dữ liệu thì dung lượng của chip là:
2m x n bit
2^n x m bit
2^m x n byte
2^n x m byte
5.61. Với chip nhớ SRAM có n đường địa chỉ, m đường dữ liệu thì dung lượng của chip là:
2m x n bit
2^2n x m bit
2^m x n byte
2^n x m byte
5.62. Với chip nhớ DRAM có n đường địa chỉ, m đường dữ liệu thì dung lượng của chip là:
2^2m x n bit
2^2n x m bit
2^2m x n byte
2^2n x m byte
5.63. Với chip nhớ DRAM có n đường địa chỉ, m đường dữ liệu thì dung lượng của chip là:
2^m x n bit
2^2n x m bit
2^2m x n
2^n x m bit
5.64. Đối với bộ nhớ cache, xét nguyên lý định vị về thời gian, phát biểu nào sau đây là đúng:
Thông tin vừa truy nhập thì xác suất bé là sau đó nó sẽ được truy nhập lại
Thông tin vừa truy nhập thì xác suất lớn là sau đó nó sẽ được truy nhập lại
Thông tin vừa truy nhập thì sau đó chắc chắn nó sẽ không được truy nhập lại
Thông tin vừa truy nhập thì chắc chắn là sau đó nó được truy nhập lại
5.65. Đối với bộ nhớ cache, xét nguyên lý định vị về không gian, phát biểu nào sau đây là đúng:
Mục thông tin vừa truy nhập thì xác suất lớn là sau đó các mục lân cận được truy nhập
Mục thông tin vừa truy nhập thì xác suất bé là sau đó các mục lân cận được truy nhập
Mục thông tin vừa truy nhập thì chắc chắn là sau đó các mục lân cận được truy nhập
Thông tin vừa truy nhập thì chắc chắn là sau đó các mục lân cận không được truy nhập
5.66. Khi truy nhập cache, xét ánh xạ trực tiếp, phát biểu nào sau đây là đúng:
Mỗi block có thể ánh xạ vào một line bất kỳ
Mỗi block có thể ánh xạ vào một line bất kỳ trong một tập line xác định
Mỗi block chỉ được ánh xạ vào một line duy nhất
Mỗi block chỉ được ánh xạ vào một trong bốn line xác định
5.67. Khi truy nhập cache, xét ánh xạ trực tiếp, phát biểu nào sau đây là sai:
Mỗi block không thể ánh xạ vào một line bất kỳ
Mỗi block không thể ánh xạ vào một line bất kỳ trong tám line xác định
Mỗi block chỉ được ánh xạ vào một line duy nhất
Mỗi block chỉ được ánh xạ vào một trong hai line xác định
5.68. Khi truy nhập cache, xét ánh xạ liên kết hoàn toàn, phát biểu nào sau đây là đúng:
Mỗi block có thể ánh xạ vào một line bất kỳ
Mỗi block có thể ánh xạ vào một line bất kỳ trong bốn line xác định
Mỗi block chỉ được ánh xạ vào một line duy nhất
Mỗi block chỉ được ánh xạ vào một trong mười sáu line xác định
5.69. Khi truy nhập cache, xét ánh xạ liên kết hoàn toàn, phát biểu nào sau đây là sai:
Mỗi block có thể ánh xạ vào một line bất kỳ
Mỗi block có thể ánh xạ vào một line bất kỳ trong tám line xác định
Mỗi block không chỉ được ánh xạ vào một line duy nhất
Mỗi block không chỉ được ánh xạ vào một trong bốn line xác định
5.70. Khi truy nhập cache, xét ánh xạ liên kết tập hợp, phát biểu nào sau đây là đúng:
Mỗi block có thể ánh xạ vào một line bất kỳ
Mỗi block có thể ánh xạ vào một line bất kỳ trong một tập line xác định
Mỗi block có thể ánh xạ vào một line duy nhất trong một tập line xác định
Mỗi block chỉ được ánh xạ vào một line duy nhất
5.71. Khi truy nhập cache, xét ánh xạ liên kết tập hợp, phát biểu nào sau đây là sai:
Mỗi block có thể ánh xạ vào một line bất kỳ trong một tập line xác định
Mỗi block không chỉ được ánh xạ vào một line duy nhất
Mỗi block chỉ ánh xạ vào một line duy nhất trong một tập line xác định
Mỗi block chỉ được ánh xạ duy nhất vào một tập line xác định
