Font size
WorksheetsSystemVerilog-Quiz 1
Total questions: 15
Worksheet time: 13mins
Biến logic trong SystemVerilog có thể sử dụng trong những ngữ cảnh nào sau đây?
Chỉ trong procedural block
Chỉ trong continuous assignment
Cả procedural block và continuous assignment
Không thể sử dụng trong cả hai ngữ cảnh
Chỉ thị timescale dùng để làm gì trong SystemVerilog?
Xác định phạm vi truy cập của các biến
Xác định đơn vị thời gian và độ chính xác của mô phỏng
Xác định giá trị mặc định cho các tín hiệu
Không có tác dụng đặc biệt, chỉ dùng để chú thích
Điều nào sau đây đúng về parameter trong SystemVerilog?
Giá trị của parameter có thể thay đổi trong thời gian chạy mô phỏng
parameter là hằng số được xác định tại thời gian biên dịch
parameter phải được gán giá trị bằng một biến
parameter chỉ có thể dùng trong các module
Hãy chọn câu đúng về sự khác biệt giữa wire và reg:
wire chỉ được sử dụng trong procedural block
reg không thể lưu trữ giá trị qua các chu kỳ clock
wire cần sử dụng continuous assignment (assign) để gán giá trị
reg không được phép sử dụng trong module
Điều gì sẽ xảy ra khi bạn quên không định nghĩa timescale trong một module?
Đơn vị thời gian mặc định sẽ là 1ns/1ps
Trình biên dịch sẽ báo lỗi
Các time literal (hằng số thời gian) sẽ không được phép sử dụng
Mô phỏng sẽ dừng ngay lập tức
Trong SystemVerilog, typedef được sử dụng để làm gì?
Định nghĩa một biến hằng
Định nghĩa một kiểu dữ liệu mới
Định nghĩa một chỉ thị biên dịch
Không có chức năng đặc biệt
Khi nào nên sử dụng logic thay cho wire và reg?
Khi muốn đơn giản hóa cú pháp và tăng tính linh hoạt
Khi thiết kế yêu cầu tốc độ cao
Khi làm việc với các tín hiệu không đồng bộ
Không bao giờ nên sử dụng logic
Trong SystemVerilog, khối always_ff được sử dụng khi nào?
Cho các tín hiệu đồng bộ với xung nhịp (clock)
Cho các tín hiệu liên tục
Cho các tín hiệu không đồng bộ
Không sử dụng trong các mô-đun
Lệnh nào dưới đây dùng để kiểm tra sự tồn tại của một chỉ thị trong SystemVerilog?
ifdef
include
define
timescale
Đâu là cách viết đúng một giá trị thời gian (time literal) trong SystemVerilog?
#5 ns
#5.0ns
#5.0 ns
5.0ns
Loại dữ liệu nào có thể được sử dụng cho hầu hết các biến trong SystemVerilog?
logic
wire
reg
int
Trong những tình huống thiết kế nào bạn cần sử dụng nets?
Tập logic nào được thiết kế để mô hình hóa ở các
mức độ trừu tượng cao hơn?
2-state logic
1-state logic
3-state logic
4-state logic
Hãy trình bày vấn đề có thể gặp phải khi sử dụng kiểu dữ liệu 2 trạng thái
với mã RTL?
Những khai báo nào cho phép kiểm soát tốt hơn về thời gian?
(a)
