NEW
Font size
WorksheetsQuiz Perancangan Sistem Digital
Total questions: 35
Worksheet time: 18mins
Apa tujuan utama dari menggunakan Verilog HDL dalam proses desain ASIC?
Membuat desain digital yang dapat disimulasikan dan diuji
Mengurangi konsumsi daya dalam chip
Mengatur kecepatan clock prosesor
Mengoptimalkan ukuran transistor
Mengapa penting untuk menginstal dan memahami simulator dalam desain digital?
Untuk mempercepat proses fabrikasi chip
Agar bisa langsung menguji desain tanpa perangkat keras fisik
Untuk mengurangi biaya produksi
Agar dapat mengatur layout fisik chip
Manakah dari berikut ini yang merupakan operator logika dalam Verilog?
+
&&
*
%
Tipe data manakah yang biasanya digunakan untuk merepresentasikan sinyal satu bit dalam Verilog?
integer
reg
real
char
Apa yang dimaksud dengan "module" dalam Verilog?
Sebuah library eksternal untuk simulasi
Komponen fisik pada chip
Blok desain yang dapat diinstansiasi dan diuji secara terpisah
Algoritma optimasi untuk sintesis desain
Apa tujuan dari testbench dalam Verilog?
Mengatur clock signal
Mengontrol konsumsi daya desain
Menguji fungsionalitas desain tanpa perangkat keras fisik
Mengatur ukuran memori desain
Apa kepanjangan dari ASIC?
Application System Integrated Circuit
Application Specific Integrated Circuit
Advanced System Integrated Chip
Analog Signal Integrated Circuit
Tahapan pertama dalam desain ASIC biasanya dimulai dari:
Simulasi
Verifikasi
RTL Design (Register Transfer Level)
Synthesis
Apa peran Verilog dalam desain digital?
Mengontrol kecepatan sinyal listrik
Mengubah desain menjadi layout fisik
Menggambarkan perilaku dan struktur rangkaian digital
Mengatur konsumsi daya pada chip
Apa yang membedakan desain ASIC dengan FPGA?
ASIC bisa diprogram ulang setelah diproduksi
FPGA lebih cepat daripada ASIC
ASIC dirancang khusus untuk satu aplikasi tertentu
FPGA hanya bisa digunakan untuk desain analog
Dalam alur desain ASIC, tahap "Verification" bertujuan untuk:
Menguji fungsionalitas desain sebelum produksi
Mengatur layout fisik komponen
Mengoptimalkan konsumsi daya
Mengukur performa sinyal clock
Contoh simulator yang sering digunakan untuk Verilog adalah:
ModelSim
MATLAB
Quartus
Proteus
File dengan ekstensi apa yang biasanya digunakan untuk menyimpan kode Verilog?
.v
.hdl
.sim
.rtl
Operator aritmetika dalam Verilog yang digunakan untuk penjumlahan adalah:
*
/
+
%
Apa hasil dari operasi berikut dalam Verilog?
assign y = 4'b1010 & 4'b1100;
4'b1110
4'b1000
4'b1010
4'b1100
Tipe data manakah yang bisa menyimpan nilai desimal dalam Verilog?
integer
reg
bit
wire
Operator logika yang digunakan untuk operasi OR dalam Verilog adalah:
&&
^^
||
==
Sintaks dasar untuk mendeklarasikan modul dalam Verilog adalah:
entity
Design
module
block
Testbench digunakan untuk:
Meningkatkan kecepatan eksekusi kode
Mengontrol ukuran memori desain
Menguji perilaku modul dalam berbagai kondisi
Mengatur posisi transistor pada layout fisik
Apa saja tiga gaya desain utama dalam Verilog?
Sequential / Parallel / Behavioral
Structural / Dataflow / Behavioral
KlasikAnalog / Digital / Mixed-Signal
FungsionalRegister / Combinational / Sequential
Gaya desain Verilog yang mendeskripsikan rangkaian menggunakan gerbang logika dan koneksi disebut:
Behavioral
Structural
Dataflow
RTL
Dalam gaya Behavioral, desain biasanya dijelaskan menggunakan:
Gerbang logika dasar
Persamaan logika langsung
Proses dan blok always
Diagram sirkuit
Manakah yang termasuk contoh desain gaya Dataflow?
Menggunakan assign untuk mendefinisikan hubungan antar sinyal
Menggunakan if dan case untuk mengontrol sinyal
Menginstansiasi gerbang logika satu per satu
Menggunakan testbench untuk memverifikasi desain
Kelebihan utama menggunakan gaya Structural dalam Verilog adalah:
Lebih mudah untuk mengontrol alur sinyal
Lebih dekat dengan implementasi fisik
Simulasi lebih cepat daripada gaya lain
Otomatis mengurangi konsumsi daya
Gerbang logika bawaan dalam Verilog, seperti AND dan OR, disebut sebagai:
Operators
Primitives
Instances
Macros
Contoh sintaks untuk gerbang AND dalam Verilog:
and (output, input1, input2);
assign output = input1 & input2;
output = input1 AND input2;
always @(input1, input2) output = input1 & input2;
Apa yang dimaksud dengan rangkaian kombinasi?
Rangkaian yang bergantung pada sinyal clock
Rangkaian yang hanya menghasilkan output berdasarkan input saat ini
Rangkaian yang memiliki state internal
Rangkaian yang hanya bekerja pada kondisi tertentu
Operator yang sering digunakan untuk continuous assignment dalam Verilog adalah:
assign
always
case
initial
Contoh perangkat kombinasi yang umum dijumpai:
Flip-flop
Register
Multiplexer
Counter
Dalam desain ALU, rangkaian kombinasi digunakan untuk:
Mengatur clock dan reset sinyal
Melakukan operasi aritmetika dan logika langsung dari input
Menyimpan hasil operasi sebelumnya
Mengontrol siklus clock
Apa perbedaan utama antara flip-flop dan latch?
Flip-flop bersifat level-triggered, sementara latch edge-triggered
Flip-flop berubah saat ada perubahan clock edge, latch berubah saat level sinyal aktif
Flip-flop hanya bekerja pada sinyal asinkron, latch bekerja sinkron
Flip-flop lebih sederhana daripada latch
Apa yang dimaksud dengan sinyal clock dalam desain sequential Verilog?
Sinyal yang mengontrol perubahan state berdasarkan waktu tertentu
Sinyal yang menghubungkan input dan output secara langsung
Sinyal yang hanya digunakan untuk reset sirkuit
Sinyal yang mengaktifkan gerbang logika
Apa fungsi utama shift register dalam desain sequential?
Mengubah sinyal analog ke digital
Menggeser data bit demi bit sesuai clock
Mengontrol frekuensi clock
Menghitung jumlah sinyal input
Jenis shift register yang menggeser data dari paralel ke serial disebut:
SISO
PISO
SIPO
LFSR
Apa contoh aplikasi praktis dari synchronous counter?
Mengontrol urutan tampilan pada layar 7-segmen
Mengubah sinyal analog ke digital
Mengatur waktu delay pada sistem
Mengurangi noise pada sinyal komunikasi
