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Worksheets數位邏輯電路
Total questions: 10
Worksheet time: 5mins
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1.
組合邏輯電路的主要特徵是什麼？
a)
包含記憶電路
b)
輸出僅取決於當前的輸入組合
c)
輸出取決於當前輸入與前次輸出
d)
必須使用暫存器轉移層次設計
2.
根據圖 5.1 (b)，序向邏輯電路是由哪兩種主要元件組成？
a)
邏輯閘與暫存器
b)
組合邏輯電路與記憶電路
c)
算術邏輯單元 (ALU) 與記憶體
d)
輸入單元與輸出單元
3.
組合邏輯電路分析方法的最後一個步驟是什麼？
a)
將布林函數化成積項之和或和項之積
b)
寫出各個邏輯閘輸出的布林運算式
c)
將最小項之和或最大項之積發展成真值表
d)
將最後輸出的布林運算式寫成布林函數表示式
4.
根據文本對 XOR 運算的定義，下列敘述何者正確？
a)
偶數個輸入為 1 時輸出為 1
b)
奇數個輸入為 0 時輸出為 1
c)
奇數個輸入為 1 時輸出為 1
d)
只要有一個輸入為 1 則輸出為 1
5.
關於 XNOR 邏輯閘的運算定義，下列敘述何者正確？
a)
偶數個輸入為 0 時輸出為 1
b)
奇數個輸入為 1 時輸出為 1
c)
偶數個輸入為 1 時輸出為 1
d)
只要輸入不同，輸出即為 1
6.
組合邏輯電路設計步驟中，完成「將問題轉換成輸入變數與輸出變數關係的真值表」後，下一步驟是什麼？
a)
畫出布林函數的等效邏輯電路
b)
確定輸入變數個數與輸出變數的個數
c)
利用布林定理或卡諾圖化簡布林函數
d)
將真值表轉換成布林函數最小項之和
7.
根據文本內容，數位 IC 家族大致可分為哪兩大類？
a)
TTL IC 與 CMOS IC
b)
PLD 與 Gate Array
c)
Standard Logic IC 與 ASIC IC
d)
VHDL 與 Verilog
8.
VHDL 是哪幾個英文單字的縮寫？
a)
Verified Hardware Definition Language
b)
Very High Definition Logic
c)
Very high speed integrated circuit Hardware Description Language
d)
Vectorized Highly Descriptive Logic
9.
VHDL 程式的基本架構，至少包含哪三個主要的宣告區塊？
a)
Package, Configuration, Library
b)
Library, Entity, Architecture
c)
Input, Output, Process
d)
System, Component, Signal
10.
在 VHDL 程式中，ENTITY 宣告區的主要作用是什麼？
a)
定義電路內部的功能與行為
b)
宣告要使用的零件庫名稱
c)
宣告電路外觀的輸入輸出介面
d)
負責選擇要啟用的電路架構
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