WorksheetsICD - Chương 5a : Cơ bản về VHDL
Total questions: 20
Worksheet time: 10mins
Ưu điểm nổi bật nhất của phương pháp HDL-based Design so với Schematic-based Design là gì?
Cho phép hiển thị trực quan toàn bộ kết nối phần cứng
Dễ dàng biểu diễn mạch lớn bằng sơ đồ khối đồ họa
Tối ưu cho các thiết kế quy mô nhỏ với vài nghìn cổng logic
Rút ngắn đáng kể thời gian thiết kế nhờ mô tả phần cứng bằng mã ngắn gọn và có thể tự động tối ưu hóa
Một nhược điểm lớn của Schematic-based Design khi áp dụng cho các thiết kế quy mô lớn là:
Không thể mô phỏng trước khi tổng hợp
Không thể biểu diễn tín hiệu thời gian thực
Giảm khả năng đọc hiểu khi phải xử lý hàng trăm trang sơ đồ mạch
Không tương thích với công cụ thiết kế của nhà sản xuất FPGA
Vì sao HDL-based Design được xem là technology independent?
HDL được viết bằng ngôn ngữ cấp cao, độc lập với cấu trúc logic
HDL tự động điều chỉnh tần số hoạt động cho từng nền tảng
Mô tả phần cứng bằng HDL không phụ thuộc vào kích thước công nghệ hoặc hãng chế tạo FPGA/ASIC
HDL chỉ mô tả thuật toán, không liên quan đến phần cứng
Đặc điểm nào dưới đây không đúng đối với HDL-based Design?
Dễ dàng áp dụng các phương pháp tối ưu hóa tự động
Có thể dễ dàng tái sử dụng các module thiết kế
Cần nhiều thời gian hơn để nhập mạch so với schematic-based design
Cho phép mô tả mạch bằng ngôn ngữ mô tả phần cứng như VHDL và Verilog
VHDL có phân biệt chữ hoa chữ thường hay không?
Chỉ phân biệt khi khai báo tín hiệu
Có, giống như ngôn ngữ C/C++
Không, VHDL không phân biệt chữ hoa chữ thường
Chỉ phân biệt trong phần khai báo thư viện
Ký hiệu nào được sử dụng để viết chú thích trong mã VHDL?
/* ... */
//
--
#
VHDL là ngôn ngữ "strongly typed", điều đó có nghĩa là:
Trình biên dịch tự động suy luận kiểu dữ liệu dựa trên giá trị gán
Các biến có thể thay đổi kiểu dữ liệu trong quá trình mô phỏng
Chỉ cần khai báo kiểu dữ liệu trong phần architecture
Mọi đối tượng như signal, constant, variable đều phải khai báo kiểu dữ liệu rõ ràng trước khi sử dụng
Một design entity trong VHDL bao gồm các phần chính nào?
Library và Configuration
Signal declaration và Function body
Entity declaration và Architecture body
Package và Process
Trong mô tả VHDL, entity declaration thể hiện điều gì?
Các quy tắc tối ưu hóa mạch
Giao diện với thế giới bên ngoài, gồm các cổng vào/ra
Cấu trúc mô phỏng song song
Cấu trúc bên trong của mạch
Phần architecture body trong VHDL có vai trò gì?
Mô tả cách thức hoạt động bên trong của entity, gồm các process và tín hiệu hoạt động song song
Xác định kích thước bus và thời gian trễ
Định nghĩa loại dữ liệu sử dụng trong hệ thống
Chỉ chứa các hằng số và thông số cấu hình
Phát biểu nào sau đây đúng về generic declaration trong VHDL?
Dùng để định nghĩa các cổng logic trung gian
Dùng để định nghĩa các hằng cục bộ cho kích thước bus hoặc tham số thời gian
Dùng để mô tả hướng dữ liệu vào/ra
Dùng để khai báo các biến tạm trong process
Trong phong cách Structural Description, một hệ thống được mô tả bằng:
Các biểu thức Boolean độc lập
Các component được kết nối theo dạng phân cấp (hierarchical interconnection)
Các câu lệnh gán đồng thời cho tín hiệu
Các khối PROCESS tuần tự
Khi một tín hiệu trong VHDL thay đổi giá trị, điều gì sẽ xảy ra với các câu lệnh "đồng thời" liên quan?
Toàn bộ mô phỏng bị dừng lại
Tất cả câu lệnh sẽ thực thi tuần tự
Các câu lệnh có tín hiệu đó ở vế phải sẽ được kích hoạt thực thi lại
Chỉ câu lệnh đầu tiên được cập nhật
Đặc điểm nào sau đây phân biệt VHDL với ngôn ngữ lập trình truyền thống?
Cho phép gọi hàm đệ quy trong process
Có thể biên dịch thành mã máy trực tiếp
Có cú pháp gần giống Pascal
Các câu lệnh "đồng thời" không phụ thuộc thứ tự khai báo
Trong phần port mode, tín hiệu được khai báo là IN có đặc điểm nào sau đây?
Chỉ có thể đọc, xuất hiện ở vế phải của phép gán
Có thể gán giá trị mặc định trong architecture
Có thể xuất hiện ở cả hai vế của toán tử "<="
Có thể gán giá trị bên trong entity
Một cổng được khai báo là OUT trong entity có thể:
Chỉ được ghi (xuất hiện ở vế trái) và không thể đọc bên trong entity
Được gán giá trị bằng generic
Chỉ được dùng trong mô phỏng
Được đọc và ghi bên trong entity
Khi sử dụng INOUT port mode, điều nào là đúng?
Cổng có thể đọc và ghi giá trị, xuất hiện ở cả hai vế của phép gán
Cổng chỉ truyền dữ liệu từ ngoài vào trong
Chỉ được phép xuất hiện ở vế phải của phép gán
Không được hỗ trợ trong FPGA thực tế
Sự khác biệt chính giữa BUFFER và OUT trong VHDL là gì?
Có thể xuất hiện ở cả hai vế của phép gán
BUFFER cho phép tín hiệu được đọc lại bên trong entity
BUFFER không thể kết nối đến các component khác
BUFFER chỉ cho phép đọc giá trị từ ngoài entity
Phát biểu nào sau đây mô tả đúng bản chất concurrency trong VHDL?
Các câu lệnh concurrent được kích hoạt khi có sự kiện (event) trên tín hiệu đầu vào và hoạt động song song
Các câu lệnh concurrent được thực thi theo thứ tự từ trên xuống dưới
Các câu lệnh concurrent phải được đặt trong process
Các câu lệnh concurrent được thực thi chỉ khi nhấn nút reset
Phong cách mô tả Dataflow trong VHDL chủ yếu thể hiện điều gì?
Các hành vi bên trong hệ thống được mô phỏng theo thời gian
Cách dữ liệu di chuyển và được xử lý qua các khối logic bằng các câu lệnh đồng thời
Cấu trúc phần cứng của hệ thống thông qua các component
Trình tự thực thi của các khối xử lý trong hệ thống
