Font size
WorksheetsPage 1
Total questions: 20
Worksheet time: 10mins
Thời gian trễ lan truyền tpd được định nghĩa là:
Thời gian lớn nhất giữa lúc lối vào đạt 50% và lối ra đạt 50%
Thời gian nhỏ nhất từ khi lối vào thay đổi đến khi lối ra đạt mức ổn định
Thời gian cần để tín hiệu ra đạt 100% giá trị
Thời gian trễ trung bình của mạch
Thời gian trễ ô nhiễm tcd thể hiện:
Độ trễ nhỏ nhất của mạch
Độ trễ trung bình
Độ trễ lớn nhất của mạch
Thời gian trễ do RC ký sinh
Trong mô hình RC, hằng số thời gian τ cho biết:
Tốc độ truyền tín hiệu
Thời gian để điện áp đạt giá trị 100%
Độ trễ ô nhiễm
Thời gian để điện áp đạt 63% giá trị cuối
Nếu transistor có điện trở hiệu dụng giảm một nửa, độ trễ lan truyền:
Không đổi
Giảm một nửa
Giảm bốn lần
Tăng gấp đôi
Khi “slack” âm, mạch không đáp ứng yêu cầu thời gian.
Đúng
Sai
Thời gian trễ lan truyền và thời gian trễ ô nhiễm luôn bằng nhau.
Đúng
Sai
Chọn 2 yếu tố ảnh hưởng lớn nhất đến độ trễ tổng thể của mạch CMOS:
Kích thước cell tiêu chuẩn
Số tầng logic trong đường truyền
Điện trở hiệu dụng của transistor
Điện áp nguồn VDD
Chọn 3 phát biểu đúng về mối quan hệ giữa điện trở-điện dung (RC) và độ trễ tổng thể của mạch CMOS:
RC càng nhỏ thì mạch càng tiêu thụ nhiều công suất động
Khi điện dung tải tăng độ trễ lan truyền tăng theo tỉ lệ tuyến tính
Giảm giá trị R hoặc C đều giúp tín hiệu ra thay đổi nhanh hơn
Khi điện trở tăng điện áp đạt mức logic mong muốn chậm hơn
Độ trễ của mạch chỉ phụ thuộc vào điện trở không phụ thuộc vào điện dung
Độ trễ lan truyền trong mạch CMOS có thể ước lượng gần đúng theo mô hình ______, trong đó có tín hiệu trễ do quá trình sạc và xả điện dung tải thông qua điện trở của transistor.
RC
DC
Mục đích của mô hình RC trong phân tích trễ là:
Đánh giá công suất tiêu thụ của transistor
Xác định độ trễ lan truyền dựa trên điện trở và điện dung ký sinh
Mô phỏng dạng sóng tín hiệu đầu ra
Đo tần số giao động của mạch
Mô hình Elmore sử dụng để:
Ước lượng công suất động
Tính toán xấp xỉ độ trễ trong mạch RC nhiều nhánh
Xác định dòng rò
Mô phỏng dạng tín hiệu AC
Trong mô hình Elmore, mỗi nhánh RC có độ trễ tỉ lệ với:
Tổng điện dung của nhánh
Điện áp nguồn
Tích điện trở nhánh và tổng điện dung phía sau nó
Điện dung đầu vào transistor
Trong Logical Effort, “logical effort (g)” thể hiện:
Độ trễ tuyến tính RC
Điện dung tải của cổng logic
Mức độ của một cổng logic trong việc lái tải
Hệ số công suất tiêu thụ
Trong mô hình tuyến tính, trễ tổng được biểu diễn bởi công thức:
T=V/I
T=1/(RC)
T=T0+kCload
T=RC
Mô hình RC lí tưởng chỉ xem xét điện trở và điện dung, bỏ qua cảm kháng.
Đúng
Sai
Mô hình Elmore cho kết quả chính xác tuyệt đối về độ trễ.
Sai
Đúng
Trong mô hình RC, độ trễ tỉ lệ thuận với (a) và điện dung tải.
Trong phương pháp nỗ lực logic, ký hiệu h biểu thị điều gì?
nỗ lực điện (tải/ngõ vào)
trễ ký sinh của cổng
nỗ lực logic (độ khó lái tải)
Trong phương pháp nỗ lực logic, ký hiệu p biểu thị điều gì?
trễ ký sinh của cổng
nỗ lực điện (tải/ngõ vào)
nỗ lực logic (độ khó lái tải)
Trong phương pháp nỗ lực logic, ký hiệu g biểu thị điều gì?
nỗ lực logic (độ khó lái tải)
trễ ký sinh của cổng
nỗ lực điện (tải/ngõ vào)
