
GRa Semesterabschluss
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Practice Problem
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Hard
Sascha Hofmann
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10 questions
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1.
MULTIPLE CHOICE QUESTION
45 sec • 1 pt
Welche Aussage zu Pipelining ist richtig?
Pipelining lässt sich besonders gut auf RISC-Architekturen implementieren
Durch Pipelining sinkt die Latenz.
Durch Strukturhazards ist der tatsächliche Speedup meistens deutlich unterhalb des theoretisch maximalen.
Mehr Pipeline-Stufen hinzuzufügen ist immer sinnvoll.
2.
MULTIPLE CHOICE QUESTION
30 sec • 1 pt
Cachekonfiguration: Größe: 256B, Blockgröße: 32B, #Mengen: 4. Welche Organisationsform hat dieser Cache?
2-fach assoziativ
Direktabbildend
Vollassoziativ
4-Fach Assoziativ
3.
MULTIPLE CHOICE QUESTION
30 sec • 1 pt
Was ist der Unterschied zwischen einer Cachezeile und einem Cacheblock?
Weiẞ ich nicht.
Eine Cachezeile enthält nur die Daten, ein Cacheblock noch weitere Meta-Informationen.
Ein Cacheblock ist das Selbe wie eine Cachezeile.
Eine Cachezeile bleibt auch dann erhalten, wenn das Datum aus dem Cache verdrängt wird.
4.
MULTIPLE CHOICE QUESTION
30 sec • 1 pt
Welche Befehlssatzarchitektur passt NICHT zu folgendem Assembler-Code:
myFunction:
add rax, [rdi]
div rsi
mov [rsp], rax
Register-Register
Register-Memory
Stack
Akkumulator
5.
MULTIPLE CHOICE QUESTION
30 sec • 1 pt
Gegeben sei eine 2-Kern CPU mit 2-fachem SMT. Welche der folgenden Aussagen stimmt?
In jedem Takt kann jeder Kern 2 Instruktionen laden.
Der theoretisch maximale Speedup ist 20.
Durch SMT in Verbindung mit Multicore reichen 2 Registersätze für die gesamte CPU.
Es können bis zu 4 Threads echt parallel ausgeführt werden.
6.
MULTIPLE CHOICE QUESTION
30 sec • 1 pt
Was gehört NICHT zur Befehlsarchitektur?
Registerbreite
Zur Verfügung stehende Register
Unterstützte Maschinenbefehle
Speichertechnologie
7.
MULTIPLE CHOICE QUESTION
30 sec • 1 pt
Welche Aussage zu Mikroprogrammierung stimmt?
Vertikale Mikroprogrammierung braucht mehr Speicherplatz als horizontale.
Vertikale Mikroprogrammierung erzeugt mehr Dekodieraufwand als horizontale.
Ein Makrobefehl wird in mehrere Mikroprogramme übersetzt.
Durch Tristates kann verhindert werden, dass zwei Register von derselben Datenleitung lesen.
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