NEW
Font size
Worksheetscau hoi 7.5
Total questions: 30
Worksheet time: 5mins
Khi nào nhiễu ngõ ra của MOSFET đạt giá trị lớn nhất?
Khi tải ngoài là nguồn dòng lý tưởng
Khi tải ngoài là điện trở lớn hữu hạn
Khi tải ngoài là tụ điện lý tưởng
Khi tải ngoài là nguồn áp lý tưởng
Công thức phổ điện áp nhiễu ngõ ra của MOSFET được viết dưới dạng nào?
Tỉ lệ với 4kTγ/g_m
Tỉ lệ với kT/C_gs
Tỉ lệ với 2qI_D
Tỉ lệ với 4kTR_s
Những phần nào của MOSFET sinh nhiễu nhiệt thực sự?
Gate, source và drain
Chỉ kênh giữa source–drain
Chỉ vùng tiếp giáp nguồn
Chỉ điện trở ngõ ra
Vì sao điện trở nguồn và drain thường có thể bỏ qua?
Vì với transistor bề rộng lớn các điện trở này rất nhỏ
Vì chúng được bù bởi phản hồi
Vì chúng luôn bằng không trong CMOS
Vì chúng chỉ xuất hiện ở tần số cao
Điện trở gate được mô hình như thế nào trong mạch nhiễu?
Gom thành một điện trở tập trung
Phân bố liên tục dọc theo kênh
Hai điện trở song song bằng nhau
Bỏ qua vì rất nhỏ ở DC
Vì sao điện trở tập trung trong mô hình nhỏ hơn điện trở tổng phần tán thực?
Vì mỗi phần tử MOS chỉ thấy một phần nhiễu tổng
Vì điện trở tổng luôn đo sai
Vì hiệu ứng nhiệt làm giảm giá trị
Vì tụ ký sinh làm ngắn mạch nhiễu
Công thức nhiễu của điện trở gate có dạng gì?
4kTR_g
2qI_Dγ
kT/C_gs
4kT/g_m
Việc nối gate ở cả hai đầu giúp giảm nhiễu như thế nào?
Giảm điện trở phân tán từ Rg đến Rg/2
Tăng điện trở phân tán từ Rg đến 2Rg
Không ảnh hưởng đến điện trở phân tán
Chỉ giảm điện dung mà không đổi Rg
Ý nghĩa của việc gập (fold) transistor là gì?
Tạo nhiều ngón gate song song giảm điện trở mỗi ngón
Tăng chiều dài kênh để tăng điện trở tổng
Giảm số ngón gate để giảm ký sinh tổng
Tạo một gate duy nhất để cân bằng dòng
Loại nhiễu nào trong MOSFET phụ thuộc hoàn toàn vào gm?
Nhiễu nhiệt trong kênh (channel thermal noise)
Nhiễu 1/f do bẫy mang điện
Nhiễu do nguồn cung cấp dao động
Nhiễu do điện cảm dây dẫn
Vì sao transistor có bề rộng lớn thường không bị ảnh hưởng bởi nhiễu Rs và Rd?
Vì Rs và Rd tỉ lệ nghịch với chiều rộng W
Vì Rs và Rd không tồn tại khi W lớn
Vì W lớn làm tăng gm vô hạn
Vì Rs và Rd tỉ lệ thuận với W
Điện trở gate ảnh hưởng đến nhiễu ở phần nào của MOS?
Ảnh hưởng trực tiếp đến nhiễu ở cực gate và ngõ vào
Chỉ ảnh hưởng ở cực drain vì khuếch đại
Chỉ ảnh hưởng ở cực source do hồi tiếp
Không ảnh hưởng nếu gm đủ lớn
Nhiễu ngõ ra lớn nhất xảy ra khi tải là:
Điện trở lớn
Điện trở nhỏ
Nguồn dòng lý tưởng
Tụ điện
Nhiễu giảm khi:
gm tăng
gm giảm
r_o giảm
R_d tăng
Điện trở ngõ ra r_o:
Tạo nhiễu
Không tạo nhiễu
Tạo một phần nhiễu
Chỉ tạo nhiễu khi dòng lớn
Phần nào của MOSFET sinh ra nhiễu nhiệt?
Gate
Source
Drain
Tất cả vật liệu dẫn điện
Điện trở gate được mô hình trong nhiễu như:
Một tụ điện
Một điện trở tập trung
Một nguồn dòng
Một cảm kháng
Lý do mô hình tập trung có điện trở nhỏ hơn điện trở thực:
Vì gate làm bằng kim loại tốt
Vì nhiễu phân bố theo vị trí
Vì không có dòng AC
Vì do mô phỏng đơn giản hóa
Công thức nhiễu của điện trở gate là:
2kTR
4kTR
kT/R
2kT/R
Cách giảm nhiễu từ điện trở gate:
Giảm gm
Tăng r_o
Nối gate ở cả hai đầu
Tăng W/L
Gập transistor giúp giảm:
gm
r_o
Rg
Cgs
Nhiễu kênh phụ thuộc chủ yếu vào:
Cgs
r_o
gm
Rg
Nhiễu từ điện trở gate có thể giảm bằng:
Tăng gm
Giảm Rg
Tăng Id
Tăng VDS
Khi tải có trở kháng thấp, nhiễu ngõ ra:
Tăng
Giảm
Không đổi
Bằng vô hạn
Tầng CS và CG cho nhiễu đầu ra:
Khác hoàn toàn
Một lớn một nhỏ
Giống nhau
Không xác định
Điện trở gate Rg tạo nhiễu vì:
Là điện trở vật lý
Không được phân cực
Có dòng DC
Do hiệu ứng trường
Rg trong mô hình phân tán là:
Cả thanh gate
Một phần cổng
Chỉ đầu gate
Chỉ cuối gate
Hiệu ứng layout giúp giảm loại nhiễu nào?
Nhiễu kênh
Nhiễu r_o
Nhiễu gate
Nhiễu do nhiệt độ
Nhiễu gate lớn khi:
Rg lớn
Rg nhỏ
gm nhỏ
r_o lớn
Khi MOS nhìn thấy tải là r_o của chính nó, nhiễu là:
Cực đại
Cực tiểu
Không đổi
Bằng 0
