Font size
WorksheetsPage 1
Total questions: 16
Worksheet time: 8mins
Phát biểu sau đúng hay sai? Trong công nghệ CMOS, layout của mạch tích hợp biểu diễn cấu trúc hình học vật lý và cách sắp xếp các lớp vật liệu (diffusion, polysilicon, kim loại, v.v.) trên chip.
Sai
Đúng
Trong công nghệ CMOS, khi bố trí (layout) một transistor, ta có thể quan sát cấu trúc vật lý của nó theo những góc nhìn nào? Chọn 02 đáp án đúng.
Mặt cắt ngang (cross-section)
Hình chiếu phối cảnh và biểu đồ năng lượng
Hình nhìn từ trên xuống (top view)
Sơ đồ logic và sơ đồ nguyên lý
Mặt bên và mặt đáy của chip
Trong thiết kế layout CMOS, đơn vị λ (lambda) thường có giá trị bằng bao nhiêu so với chiều dài kênh tối thiểu của transistor?
Bằng một nửa chiều dài kênh tối thiểu
Bằng hai lần chiều dài kênh tối thiểu
Không có quan hệ cố định với chiều dài kênh
Bằng đúng chiều dài kênh tối thiểu
Trong thiết kế layout CMOS, "Minimum Enclosure Rule" quy định điều nào sau đây?
Khoảng cách tối thiểu giữa hai vùng metal khác loại
Khoảng cách tối thiểu giữa cửa Gate và vùng khuếch tán (active)
Khoảng cách tối thiểu giữa các dây kim loại song song trên cùng một lớp
Lớp vật liệu bên ngoài (lớp metal hay polysilicon) phải bao phủ hoàn toàn lớp bên trong (như contact/via) với một khoảng tối thiểu xác định
Nếu mạch qua DRC nhưng không qua LVS, điều đó có nghĩa là gì, và mục tiêu của kiểm tra LVS (Layout Versus Schematic) là gì? Chọn 2 đáp án đúng.
Mục tiêu của LVS là kiểm tra xem layout có khớp với sơ đồ nguyên lý hay không
Layout đúng công nghệ nhưng kết nối sai so với schematic
LVS dùng để đo công suất tiêu thụ của mạch
Layout sai quy tắc công nghệ
Mục đích chính của kiểm tra DRC (Design Rule Check) trong thiết kế layout CMOS là gì? Chọn 03 đáp án đúng.
So sánh sơ đồ nguyên lý với layout
Kiểm tra kích thước layout
Kiểm tra quy tắc công nghệ của layout
Kiểm tra khoảng cách layout
Trong công nghệ CMOS 45 nm, hai đường Metal 1 trong hình được vẽ cách nhau 4λ . Khoảng cách thực tế giữa chúng là bao nhiêu μm ?
0.05
0.09
0.18
0.45
Trong công nghệ CMOS 180 nm, điền đáp án cho các câu hỏi sau – Câu a: Nếu mỗi lớp contact có kích thước 2λ×2λ , kích thước thực tế theo mỗi cạnh xấp xỉ là bao nhiêu μm ? Chọn một đáp án.
0.09
0.18
0.36
0.90
Trong công nghệ CMOS 180 nm, điền đáp án cho các câu hỏi sau – Câu b: Đơn vị λ (lambda) có giá trị xấp xỉ là bao nhiêu nm? Chọn một đáp án.
45
90
180
360
Trong công nghệ CMOS 180 nm, điền đáp án cho các câu hỏi sau – Câu c: Giá trị xấp xỉ của 6λ (lambda) là bao nhiêu nm? Chọn một đáp án.
180
360
540
900
Trong mạch logic CMOS, transistor n-MOS hoạt động như:
Tải (Load)
Mạng kéo lên (Pull-up network)
Không được sử dụng trong mạch CMOS
Mạng kéo xuống (Pull-down network)
Trong mạch logic CMOS, transistor p-MOS hoạt động như:
Nối xuống đất
Mạng kéo xuống (Pull-down network)
Mạng kéo lên (Pull-up network)
Tải (Load)
Hình sau biểu diễn layout của mạch nào dưới đây?
Cổng NOR CMOS
Mạch khuếch đại vi sai
Cổng NAND CMOS
Mạch đảo CMOS
Công cụ DRC báo lỗi CO07_err_4 - Minimum L8 Y gate Contact on Active Area spacing ≥ 0.07μm . Quan sát layout nguyên nhân của lỗi này là gì?
Contact đặt sai lớp kim loại
Khoảng cách giữa contact và vùng active nhỏ hơn giá trị tối thiểu quy định
Chiều rộng contact nhỏ hơn giá trị tối thiểu
Thiếu lớp nối substrate (well tap)
Khoảng cách giữa hai vùng khuếch tán trong layout hình (a) là ____ λ, được dùng để đảm bảo cách ly điện giữa n-well và p-substrate, ngăn hiện tượng khuếch tán lẫn tạp chất trong quá trình chế tạo.
2λ
3λ
4λ
6λ
Dựa trên layout CMOS inverter trong hình, khi đầu vào A = 1, ngõ ra Y sẽ có mức logic nào?
0 (mức thấp)
1 (mức cao)
Trạng thái trở kháng cao
Không xác định do ngõ ra nổi
