Vì transistor lớn

Vì trở kháng đầu ra rất lớn

Vì VDD nhỏ

Vì Vin, CM thấp

Điện trở tải

Điện áp nguồn

Dòng phân cực

Điện dung đầu vào

Cặp vi sai dùng tải điện trở

Cặp vi sai dùng nguồn dòng PMOS

Op-amp lai

Mạch điều chế chế độ chung

1

2

3

4

Đúng

Sai

Đúng

Sai

Đúng

Sai

Tăng ích của mạch quá thấp

Mạch tiêu thụ quá nhiều công suất

Mức CM ngõ ra quá cao, gần VDD

Mức CM ngõ ra quá thấp, làm hạn chế biên độ dao động

Điện áp tại các nút X và Y.

Nguồn dòng I_SS.

Dòng điện qua M5 và M6.

Điện áp cổng V_b2 của tầng thứ hai.

Vì nó làm giảm đáng kể tăng ích vòng hở của bộ khuếch đại.

Vì nó không kiểm soát được mức CM tại các nút X và Y, có thể đẩy M3/M4 vào vùng triode.

Vì nó tạo ra quá nhiều cực trong vòng lặp, gây mất ổn định.

Vì nó yêu cầu một bộ khuếch đại lỗi (Error Amp) quá phức tạp.

Đúng

Sai

Để tăng băng thông của bộ khuếch đại.

Để giảm nhiễu ở ngõ ra.

Để tạo ra một dòng nghỉ qua R3 và R4, nhằm dịch chuyển mức CM ngõ ra lên cao hơn.

Để bù đắp cho sự không đối xứng giữa M7 và M8.

Cổng của M1 và M2.

Cổng của M3 và M4.

Cổng của M5 và M6.

Nguồn dòng I_SS.

$$V_{GS7} = (I_Q/2)\cdot R_3$$

$$V_{DD}/2 - V_{GS7} = I_Q\cdot R_3$$

$$V_{DD}/2 = V_{GS7} + (I_Q/2)\cdot R_3$$

$$V_{DD}/2 = V_{GS7} - (I_Q/2)\cdot R_3$$

Tăng độ lợi vi sai

Giữ ổn định mức chế độ chung đầu ra

Giảm dòng tiêu thụ

Bảo vệ transistor đầu ra

Tăng tail current

Giảm tail current

Đảo cực tín hiệu vi sai

Ngắt hoàn toàn nguồn dòng

Tín hiệu vi sai

Tín hiệu chế độ chung

Cả hai

Không tín hiệu nào

Diện tích lớn

Nhiễu chế độ chung kém

Không tuyến tính

Tổn hao công suất và giảm đầu ra

Tụ lấy mẫu

Điện cảm

Gương dòng

Bộ ổn áp LDO

Độ chính xác cao hơn dùng điện trở

Không nhạy với nhiễu

Không tốn diện tích

Hoàn toàn không gây ảnh hưởng đến ổn định

Băng thông nhỏ hơn vòng vi sai

Băng thông lớn hơn vòng vi sai

Hai vòng giống nhau

Không phụ thuộc băng thông

Lọc nhiễu tần số cao tại đầu vào của op-amp

So sánh mức CM đầu ra với một điện áp tham chiếu và điều chỉnh mạng phân cực để ổn định mức CM đó

Giảm độ lợi chế độ chung (CMRR)

Tăng độ lợi vi sai của bộ khuếch đại

$$V_E$$ giảm, làm tăng dòng thoát của $$M_3$$ , $$M_4$$ , kéo $$V_{out,CM}$$ xuống

$$V_E$$ tăng, làm tăng dòng thoát của $$M_3$$ , $$M_4$$ , kéo $$V_{out,CM}$$ xuống

$$V_E$$ tăng, làm giảm dòng thoát của $$M_3$$ , $$M_4$$ , đẩy $$V_{out,CM}$$ lên cao hơn

$$V_E$$ giảm, làm giảm dòng thoát của $$M_3$$ , $$M_4$$ , đẩy $$V_{out,CM}$$ lên cao hơn

Vùng triode sâu (deep triode region)

Vùng cận ngưỡng (subthreshold region)

Vùng cắt (cut-off region)

Tối đa hoá $$V_{DS7,8}$$ , điều này làm giảm độ lợi vòng lặp.

Tối đa hoá $$V_{GS7,8}-V_{TH7,8}$$ , điều này làm tăng độ lợi vòng lặp.

Giảm thiểu $$V_{DS7,8}$$ , điều này làm tăng độ lợi vòng lặp.

Tối đa hoá $$V_{DS7,8}$$ , điều này cũng làm tăng độ lợi vòng lặp.

Giảm điện dung ký sinh tại các nút đầu ra.

Tăng độ lợi vòng lặp của mạng hồi tiếp CM.

Tăng dải điện áp đầu ra của bộ khuếch đại.

Đảm bảo $$V_{DS15}=V_{DS9}$$ để triệt tiêu lỗi do điều chế độ dài kênh.

Vì vòng hồi tiếp chứa nhiều cực (pole), gây khó khăn cho việc đảm bảo ổn định.

Vì nó không kiểm soát được mức CM của tầng thứ nhất.

Vì nó yêu cầu các điện trở cảm biến có giá trị rất lớn.

Vì nó làm giảm đáng kể độ lợi vi sai của toàn bộ op-amp.

Kích thước ( $$W/L$$ ) của các transistor tải.

Dòng điện trong các nguồn dòng PMOS (ví dụ $$M_g, M_{10}$$ ).

Dòng đuôi $$I_{SS}$$ của cặp vi sai đầu vào.

Điện áp phân cực cổng của các transistor cascode (ví dụ $$M_5, M_6$$ ).

Sử dụng các vòng hồi tiếp CM riêng biệt cho tầng thứ nhất và tầng thứ hai.

Tăng độ lợi của bộ khuếch đại lỗi (Ae) lên mức rất cao.

Chỉ cảm nhận và điều khiển mức CM của tầng thứ hai.

Loại bỏ hoàn toàn hồi tiếp CM và dựa vào sự đối xứng của mạch.